相联存储器的设计与实现

沈阳航空航天大学

课程设计报告

课程设计名称：计算机组成原理课程设计课程设计题目：相联存储器的设计与实现

院（系）：计算机学院

专业：计算机科学与技术

班级：

学号：

姓名：

指导教师：

完成日期：

沈阳航空航天大学课程设计报告

目录

第1章总体设计方案 (2)

1.1设计原理 (2)

1.2设计思路 (2)

1.3设计环境 (3)

第2章详细设计方案 (5)

2.1总体方案的设计与实现 (5)

2.1.1创建顶层图形设计文件 (5)

2.1.2器件的选择与引脚锁定 (5)

2.1.3编译、综合、适配 (6)

2.2功能模块的设计与实现 (6)

2.2.1 输入寄存器的设计与实现 (7)

2.2.2 存储体的设计与实现 (8)

2.2.3检索寄存器的设计与实现 (9)

2.3仿真调试 (11)

2.3.1建立仿真波形文件及仿真信号选择 (12)

2.3.2功能仿真结果与分析 (12)

第3章编程下载与硬件测试 (13)

3.1编程下载 (13)

3.2硬件测试及结果分析 (13)

参考文献 (16)

附录 (17)

第1章总体设计方案

1.1 设计原理

相联存储器(C ontent Addressed Memory)即可按地址寻址，又可按内容（通常是某些字段）寻址，为与传统存储器区别，又称为按内容寻址的的存储器。相联存储器的每个字由若干字段组成，每个字段描述了一个对象的属性，也称为一个内容。

相联存储器的结构框图如图1.1所示。它主要实现将输入寄存器的信息与存储体的信息作比较，相匹配的置为“1”，不匹配的置为“0”，并输出结果。

图1.1 相联存储器原理框图

1.2 设计思路

根据相联存储器的原理特点，即按照内容寻址，因此可以将相联存储器分为以下几个部分：输入寄存器，译码选择电路，存储体，检索寄存器。

输入寄存器：用来存放检索字，其位数与相联存储器的字长相等。

译码选择电路：用3－8译码器进行译码电路选择，如当置输入端A2A1A0为“000”，译码器，可以向存储体第一个单元地址输入八位二进制的字信息；同时其他的存储单元的信息被屏蔽掉。

存储体（AMU）：用于存放待检索的数据，由高速半导体存储器构成，以求快速存取。

检索寄存器（CR）：把检索项和所有存储单元相应位进行比较，如果比较结果相等，输出高电平1，否则输出低电平0。

设存储体由8个字构成，字长为8位的二进制数。CR为检索寄存器，字长也为8位，存放要比较的数。首先向输入总线输入一个八位二进制的字，然后通过三八译码器选择电路依次将八个八位二进制数输入到存储体中。将输入到输入寄存器的字通过检索寄存器分别与存储体里的八个字检索比较，若匹配，则输出信号置1，否则置0，，我们就能找到匹配的那个字。

若存储体八个单元存储的数据分别为00010001、10001001、00010000、10011001、10010010、00010011、00010001， 00011000，输入寄存器中的存储数据是10010010，通过检索寄存器器CR进行比较之后，可以知道发现检索数据与存储体中的第五个单元的内容一致，所以结果输出为：00001000。

1.3设计环境

硬件环境：伟福COP2000型计算机组成原理实验仪、XCV200实验板、微机。

EDA环境：Xilinx foundation f3.1设计软件、COP2000仿真软件

图1.2Xilinx foundation f3.1设计平台

图 1.3 COP2000计算机组成原理集成调试软件

第2章详细设计方案

2.1 总体方案的设计与实现

本设计方案以原理图输入方式设计出顶层方案图，以此实现相联存储器相关的逻辑功能，在XCV200可编程逻辑芯片上实现电路。在Xilinx foundation f3.1开发环境上设计好电路图，把输入/输出信号分别定位到XCV200芯片指定的引脚上，完成芯片的引脚的锁定。

2.1.1创建顶层图形设计文件

根据相联存储器的相关功能，顶层图形文件由以下器件组成：九个寄存器（FD8CE），一个3：8译码器（D3-8E）、八个CR比较器（COMP8）、二十个输入端口和八个输出端口封装而成的一个完整的设计实体。该方案在Xilinx foundation f3.1软件环境下进行软件的设计，实现顶层图形文件。

2.1.2器件的选择与引脚锁定

（1）器件的选择

由于所提供的硬件设计环境是基于伟福COP2000型计算机组成原理实验仪和XCV200实验板，因此采用的目标芯片为Xlinx XCV200可编程逻辑芯片。

（2）引脚锁定

根据引脚分配表，把顶层图形文件中的输入/输出信号依次安排到Xlinx XCV200芯片指定的引脚上，实现芯片的引脚锁定，各信号及Xlinx XCV200芯片引脚对应关系如表2.1所示。

表2.1 信号和芯片引脚对应关系

2.1.3编译、综合、适配

利用Xilinx foundation f3.1设计软件对顶层图形文件进行编译，并尽量调整各器件和线的位置使其合理美观，连接完毕后进行仿真，待仿真成功后编译文件，编译成功后即可将文件下载到芯片中。

2.2 功能模块的设计与实现

本相联存储器是由输入寄存器，选择比较电路，检索寄存器，存储体组成的，设有20个输入端口和8个输出端口实现其输入和输出。各部分元件均分别单独实现功能并仿真成功之后，再将各部分模块进行连接，经整体整合仿真成功后，完成了所需电路实体。

2.2.1 输入寄存器的设计与实现

2.2.1.1功能描述

输入寄存器字长为八位，用于存放检索数据，本方案用一个8位的D触发器来实现。

2.2.1.2电路图

图2.1 输入模块电路图

2.2.1.3功能仿真

在进行功能仿真时，首先建立仿真波形文件，选择仿真信号，对选定的输入信号设置参数，当脉冲遇到上升沿时选定的仿真信号和设置的参数如表2.2所示。

表2.2仿真信号选择和参数设置

图2.2 输入模块仿真图

由图2.2的仿真的结果与表2.2的参数设计进行比较可知，仿真结果正确。2.2.2 存储体的设计与实现

2.2.2.1功能描述

该存储体一共有8个寄存器组成，每个寄存器的字长为8位。利用3：8译码器的输出端分别控制8个寄存器的CE端，使之可以分别对每一个存储器进行写入操作。例如：译码器输入端A0,A1,A2为010时，其输出端D2输出为“1”，使得与D2端相连的寄存器的使能端为“1”，并且CLK信号为高电位时，即可将数据总线INBUS7~INBUS0的数据输入到此寄存器中。如此可以最终实现对8个寄存器的分别写入操作。

2.2.2.2电路图

图2.3 存储体模块电路图

2.2.2.3功能仿真

在进行功能仿真时，首先建立仿真波形文件，选择仿真信号，对选定的输入信号设置参数，当脉冲遇到上升沿时选定的仿真信号和设置的参数如表2.3所示。其中，129到136是分别是8个存储体的输出。

表2.3仿真信号选择和参数设置

图2.4 存储体模块仿真图

由图2.4的仿真的结果与表2.3的参数设计进行比较可知，仿真结果正确。2.2.3检索寄存器的设计与实现

2.2.

3.1功能描述

当检索内容与待检测内容分别写入到输入寄存器与存储体以后，需要通过检索寄存器把检索数据与存储体中每一个存储单元中的数据进行匹配，如果发现其某个存储单元中的数据和检索数据完全一致，就把符合寄存器的相应位置“1”，表示其该数据即为想要检索的数据，否则置“0”，表示存储体中没有符合匹配要求的数据。

2.2.

3.2电路图

图2.5 存储体模块电路图

2.2.

3.3功能仿真

在进行功能仿真时，首先建立仿真波形文件，选择仿真信号，对选定的输入信号设置参数，当脉冲遇到上升沿时选定的仿真信号和设置的参数如表2.4所示。其中，QBUS为检索数据，Q0到Q7为存储体中的数据。

表2.4仿真信号选择和参数设置

图2.6存储体模块仿真图

由图2.6的仿真的结果与表2.4的参数设计进行比较可知，仿真结果正确。

2.3 仿真调试

仿真调试主要验证设计电路逻辑功能、时序的正确性，本设计中主要采用功能仿真方法对设计的电路进行仿真。

2.3.1建立仿真波形文件及仿真信号选择

在进行功能仿真时，首先建立仿真波形文件，选择仿真信号，对选定的输入信号设置参数，当脉冲遇到上升沿时选定的仿真信号和设置的参数如表2.5所示。

表2.5仿真信号选择和参数设置

2.3.2功能仿真结果与分析

图2.7 功能仿真波形结果

由图2.7的功能仿真的结果与表2.5的参数设计进行比较可知，仿真结果正确。

第3章编程下载与硬件测试

3.1 编程下载

利用COP2000仿真软件的编程下载功能，将得到hh.bit文件下载到XCV200实验板的XCV200可编程逻辑芯片中。

3.2 硬件测试及结果分析

利用XCV200实验板进行硬件功能测试。相联存储器的输入数据通过XCV200实验板的输入开关实现，输出数据通过XCV200实验板的LED指示灯实现，其对应关系如表3.1所示。

表3.1 XCV200实验板信号对应关系

利用表3.2中的输入参数作为输入数据，逐个测试输出结果，即用XCV200实验板的开关K20、K21、K22控制输入数据，开关K00~K07控制输入寄存器的

内容输入，开关K10~K17控制存储体中内容的输入。同时观察A0~A7的输出，得到如表3.2所示的硬件测试结果。

表3.2 硬件测试结果

输入寄存器存的数是对应的十六进制数0F，存储体中存的数分别对应的是08，09，10，11，0F，13，10，11。对表3.2与图3.1的内容进行对比，可以看出硬件测试结果为00010000，对应十六进制的数10，由此可以看出测试的结果是正确的，说明电路设计正确合理。图3.1为仿真下载的结果。

图3.1 硬件测试结果图

沈阳航空航天大学课程设计报告参考文献

参考文献

[1]李景华.可编程程逻辑器件与EDA技术［M］.北京：东北大学出版社，2001

[2] 范延滨.微型计算机系统原理、接口与EDA设计技术[M].北京：北京邮电大学

出版社，2006

[3] 王爱英.计算机组成与结构(第4版)[M].北京：清华大学出版社，2006

[4] 王冠.Verilog HDL与数字电路设计[M].北京：机械工业出版社，2005

[5] 白中英.计算机组成原理[M].科学出版社出版社，2008

[6] 郑纬民.计算机系统结构[M].北京：清华大学出版社，1992

[7] 胡越明.计算机组成与设计[M].北京：科学出版社，2006

附录

相联存储器的设计

沈阳航空航天大学 课程设计报告 课程设计名称：计算机组成原理课程设计课程设计题目：相联存储器的设计 院（系）：计算机学院 专业：计算机科学与技术 班级： 学号： 姓名：木代佳人，日月同辉 指导教师：杨华 完成日期：2010年1月15日

目录 第1章总体设计方案 (2) 1.1设计原理 (2) 1.2设计思路 (3) 1.3设计环境 (4) 第2章详细设计方案 (5) 2.1顶层方案图的设计与实现 (5) 2.1.1创建顶层图形设计文件 (5) 2.1.2器件的选择与引脚锁定 (5) 2.1.3编译、综合、适配 (6) 2.2功能模块的设计与实现 (6) 2.2.1 输入寄存器的实现 (7) 2.2.2存储体的设计与实现 (8) 2.2.3 比较寄存器的实现 (10) 2.2.4查找结果寄存器的实现 (12) 2.3仿真调试 (14) 第3章编程下载与硬件测试 (15) 3.1编程下载 (15) 3.2硬件测试及结果分析 (15) 参考文献 (17) 附录（电路原理图） (18)

第1章 总体设计方案 1.1 设计原理 相联存储器(Content Addressed Memory)，它是一种按内容访问的存储器，可以根据数据记录地一部分内容查找其它部分的内容。在相联存储器中，每个存储的数据记录都是固定长度的字。存储字中的每个个位或者字段都可以作为检索的依据（关键字）。 相联存储器的结构框图如图1.1所示。它主要实现将输入寄存器的信息与存储体的信息作比较，相匹配的置为“1”，不匹配的置为“0”， 将结果送入查找结果寄存器(SRR)中，并输出结果。 1.2 设计思路 根据相联存储器的原理特点，即按照内容寻址，因此可以将相联存储器分为输入寄存器 图1.1 相联存储器原理框图

主存储器部件的组成与设计.

主存储器部件的组成与设计 主存储器部件的组成与设计 类别：存储器 主存储器概述（１）主存储器的两个重要技术指标◎读写速度：常常用存储周期来度量，存储周期是连续启动两次独立的存储器操作（如读操作）所必需的时间间隔。◎存储容量：通常用构成存储器的字节数或字数来计量。（２）主存储器与ＣＰＵ及外围设备的连接是通过地址总线、数据总线、控制总线进行连接，见下图主存储器与ＣＰＵ的连接◎地址总线用于选择主存储器的一个存储单元，若地址总线的位数ｋ，则最大可寻址空间为２ｋ。如ｋ＝２０，可访问１ＭＢ的存储单元。 ◎数据总线用于在计算机各功能部件之间传送数据。◎控制总线用于指明总线的工作周期和本次输入／输出完成的时刻。（３）主存储器分类 ◎按信息保存的长短分：ＲＯＭ与ＲＡＭ◎按生产工艺分：静态存储器与动态存储器静态存储器（ＳＲＡＭ）：读写速度快，生产成本高，多用于容量较小的高速缓冲存储器。动态存储器（ＤＲＡＭ）：读写速度较慢，集成度高，生产成本低，多用于容量较大的主存储器。静态存储器与动态存储器主要性能比较如下表：静态和动态存储器芯片特性比较ＳＲＡＭＤＲＡＭ存储信息触发器电容破坏性读出非是 需要刷新不要需要送行列地址同时送分两次送运行速度 快慢集成度低高发热量大小存储成本高低 动态存储器的定期刷新：在不进行读写操作时，ＤＲＡＭ存储器的各单元处于断电状态，由于漏电的存在，保存在电容ＣＳ上的电荷会慢慢地漏掉，为此必须定时予以补充，称为刷新操作。２、动态存储器的记忆原理和读写过程（１）动态存储器的组成：由单个ＭＯＳ管来存储一位二进制信息。信息存储在ＭＯＳ管的源极的寄生电容ＣＳ中。◎写数据时：字线为高电平，Ｔ导通。写“１”时，位线（数据线）为低电平，ＶＤＤ（电源）将向电容充电写“０时，位线（数据线）为高电平，若电容存储了电荷，则将会使电容完成放电，就表示存储了“０”。◎读数据时：先使位线（数据线）变为高电平，当字线高电平到来时Ｔ导通，若电容原存储有电荷（是“１”），则电容就要放电，就会使数据线电位由高变低；若电容没有存储电荷（是“０”），则数据线电位不会变化。检测数据线上电位的变化就可以区分读出的数据是１还是０。注意①读操作使电容原存储的电荷丢失，因此是破坏性读出。为保持原记忆内容，必须在读操作后立刻跟随一次写入操作，称为预充电延迟。②向动态存储器的存储单元提供地址，是先送行地址再送列地址。原因就是对动态存储器必须定时刷新（如２ｍｓ），刷新不是按字处理，而是每次刷新一行，即为连接在同一行上所有存储单元的电容补充一次能量。③在动态存储器的位线上读出信号很小，必须接读出放大器，通常用触发器线路实现。④存储器芯片内部的行地址和列地址锁存器分先后接受行、列地址。⑤ＲＡＳ、ＣＡＳ、ＷＥ、Ｄｉｎ、

第3章习题--存储系统

第3章存储系统 一．判断题 1．计算机的主存是由RAM和ROM两种半导体存储器组成的。 2．CPU可以直接访问主存，而不能直接访问辅存。 3．外（辅）存比主存的存储容量大、存取速度快。 4．动态RAM和静态RAM都是易失性半导体存储器。 5．Cache的功能全部由硬件实现。 6．引入虚拟存储器的目的是为了加快辅存的存取速度。 7．多体交叉存储器主要是为了解决扩充容量的问题。 8．Cache和虚拟存储器的存储管理策略都利用了程序的局部性原理。 9．多级存储体系由Cache、主存和辅存构成。 10．在虚拟存储器中，当程序正在执行时，由编译器完成地址映射。 二．选择题 1．主（内）存用来存放。 A．程序 B．数据 C．微程序 D．程序和数据 2．下列存储器中，速度最慢的是。 A．半导体存储器 B．光盘存储器 C．磁带存储器 D．硬盘存储器 3．某一SRAM芯片，容量为16K×1位，则其地址线有。 A．14根 B．16K根 C．16根 D．32根 4．下列部件（设备）中，存取速度最快的是。 A．光盘存储器 B．CPU的寄存器 C．软盘存储器 D．硬盘存储器 5．在主存和CPU之间增加Cache的目的是。 A．扩大主存的容量 B．增加CPU中通用寄存器的数量 C．解决CPU和主存之间的速度匹配 D．代替CPU中的寄存器工作 6．计算机的存储器采用分级存储体系的目的是。 A．便于读写数据 B．减小机箱的体积 C．便于系统升级 D．解决存储容量、价格与存取速度间的矛盾 7．相联存储器是按进行寻址的存储器。 A．地址指定方式 B．堆栈存取方式 C．内容指定方式 D．地址指定与堆栈存取方式结合 8．某SRAM芯片，其容量为1K×8位，加上电源端和接地端后，该芯片的引出线的最少数目应为。 A．23 B．25 C．50 D．20 9．常用的虚拟存储器由两级存储器组成，其中辅存是大容量的磁表面存储器。 A．主存—辅存 B．快存—主存 C．快存—辅存 D．通用寄存器—主存 10．在Cache的地址映射中，若主存中的任意一块均可映射到Cache内的任意一快的位置上，则这种方法称为。 A．全相联映射 B．直接映射 C．组相联映射 D．混合映射 三．填空题

交叉存储器设计

计算机组成原理课程设计 多体交叉存储器 一、设计目的 （1）深入了解提高计算机系统效率的一种有效方式——并行性； （2）研究交叉存储器的设计原理和实现方式，采用并行性的设计思想，设计一个简易的采用低位交叉编址的并行结构存储器； （3）复习和回顾译码电路设计、地址、数据和控制电路设计的相关知识；展开研究性教学，拓展大家知识面，提高分析问题解决问题的能力； （4）培养大家独立思考和创新研究的能力，积极营造自主创新的良好氛围； 二、设计内容 本次研究性设计要求为：设计一个容量为64KB 的采用低位交叉编址的8体并行结构存储器。画出CPU 和存储芯片（芯片容量自定）的连接图，并写出图中每个存储芯片的地址范围（用 十六进制数表示）。 三、设计要求 （1）参考教材中关于交叉存储器的原理，给出系统设计方案，包括译码芯片的选择、各个芯片的工作时序设计； （2）注意片选信号的产生电路设计、地址锁存电路设计、数据信号线的电路设计、控制信号线的设计、交叉存储的实现； （3）要了解交叉存储器并行工作原理、各个存储器提的启动信号和地址、数据、片选信号的关系、如何实现1/8存储器周期就能够读取一次数据。 四、设计方案 （1）总线和控制信号确定 设CPU 共有16根地址线，8根数据线，并用IO /M 作为访问存储器或I/O 的控制信号（高电平为访存，低电平为访I/O ），WR （低电平有效）为写命令，RD （低电平有效）为读命令。

要求：设计一个容量为64KB 的采用低位交叉编址的8体并行结构存储器。画出CPU 和存储芯片（芯片容量自定）的连接图，并写出图中每个存储芯片的地址范围（用十六进制数表示）。 所需存储器芯片和138 Ai A0 … CE … WE Dn D0 RAM 存储器芯片 74LS138译码器 （2）设计分析 要设计一个容量为64KB 、采用低位交叉编址的8体并行结构存储器，则每个存储体容量应为64KB/8 = 8KB ，所以，应选择8KB （213B ）的RAM 芯片，需要芯片8块、地址线13根（A12-A0）、数据线8根（D7-D0），其中在片选信号的产生时需要用到74LS138译码器。 （3）设计实现 ① 8片8K ×8RAM 芯片对应的二进制编码 第0片：0000、0008、0010、…、FFF8H ，即： A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 … 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 第1片：0001、0009、0011、…、FFF9H ，即： A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 … 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 第2片：0002、000A 、0012、…、FFFAH ，即： A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 … RAM G1 /Y7 /G2A /Y6 /G2B /Y5 /Y4 /Y3 C /Y2 B /Y1 A /Y0

计算机组成原理相联存储器的设计

沈阳航空航天大学课程设计报告 目录 第1章总体设计方案 (2) 1.1设计原理 (2) 1.2设计思路 (3) 1.3设计环境 (4) 第2章详细设计方案 (5) 2.1顶层方案图的设计与实现 (5) 2.1.1创建顶层图形设计文件 (5) 2.1.2器件的选择与引脚锁定 (5) 2.1.3编译、综合、适配 (6) 2.2功能模块的设计与实现 (7) 2.2.1 输入寄存器的实现 (7) 2.2.2存储体的设计与实现 (8) 2.2.3 数字比较器的实现 (10) 2.2.4查找结果寄存器的实现 (12) 2.3仿真调试 (13) 第3章编程下载与硬件测试 (15) 3.1编程下载 (15) 3.2硬件测试及结果分析 (15) 参考文献 (17) 附录（电路原理图） (18)

第1章 总体设计方案 1.1 设计原理 相联存储器(C ontent Addressed Memory )，它是一种按内容访问的存储器，可以根据数据记录地一部分内容查找其它部分的内容。在相联存储器中，每个存储的数据记录都是固定长度的字，每个字由若干字段组成，每个字段描述了用一个对象的属性，也称一个内容。 相联存储器的结构框图如图1.1所示。 它主要实现将输入寄存器(CR)的信息与存储体的信息作比较，相匹配的置为“1”，不匹配的置为“0”， 将结果送入查找结果寄存器(SRR)中，并输出结果。 图1.1 相联存储器原理框图

1.2 设计思路 根据相联存储器的原理特点，即按照内容寻址，因此可以将相联存储器分为以下几个部分：输入寄存器，译码选择电路，存储体，数字比较器，查找结果寄存器。 输入寄存器(CR)：用来存放检索字，其位数和相联存储器的字长相等。 译码选择电路：用3－8译码器进行译码电路选择，如当置输入端B2B1B0为“000”，时钟脉冲信号为高电位时，可以向存储体第一个单元地址输入八位二进制的字信息，同时其他的存储单元的信息被屏蔽掉。当置输入端B2B1B0为“001”时，时钟信号为高电位时，可以向存储体第二个单元地址输入八位二进制的字信息，同时其他的存储信号单元被屏蔽掉。 存储体（AMU）：用于存放待检索的数据，由八个八位二进制存器构成，以便快速存取。 数字比较器：将检索的内容和从存储体中读出的所有单元内容的相应位进行比较，如果有某个存储单元的信息和检索项一致，就把符合寄存器的相应位置“1”，表示该字匹配；否则置“0”，表示不匹配。 查找结果寄存器（SRR）：用来存放待检索项与存储体的信息中相符合的单元的寄存器地址，其位数等于相联存储器的存储单元总数，每一位对应一个存储单 元，位的序列数即为相联存储器的单元地址。 设存储体由8个字构成，字长为8位的二进制数。CR为比较寄存器，字长也为8位，存放要比较的两个数。首先向输入寄存器输入一个八位二进制的字，然后通过3—8译码器选择电路依次将八个八位二进制数输入到存储体中。将输入到输入寄存器的字通过比较寄存器分别与存储体里的八个字检索比较，若匹配，则输出信号置1，否则置0。匹配信号通过查找结果寄存器（SRR）输出，我们就能找到匹配的那个字。 若存储体八个单元存储的数据分别为0000000、00000001、00000010、00000011、00000100、00000101、00000110， 00000111，输入寄存器中的存储数据是00000011，通过比较器CR进行比较之后，可以知道发现检索数据与存储体中的第四个单元的内容一致，所以结果查找寄存器SRR中的第四个单元置为“1”，

实验五_存储器设计

计算机组成原理 实验五《存储器设计》 实验报告 姓名：吴速碘黄紫微 学号：13052053 13052067 班级：计算机二班 日期2015、5、25

实验五存储器设计 一、实验目的 1、掌握RAM和ROM的Verilog语言描述方法； 2、学习用宏模块的方法定制RAM和ROM。 二、实验任务 1、设计并实现一个128*16 的单端口的RAM； 2、设计并实现一个128*16的ROM； 3、设计并实现一个双端口的128*16的RAM 4、设计并实现一个16*32的FIFO。 5、设计并实现正弦信号发生器，见“正弦信号发生器实验指南”。 三、实验步骤 1 编写Verilog代码（见附页） 2功能仿真 进行分析与综合，排除语法上的错误 建立波形仿真文件，输入激励 生成功能仿真网表 进行功能仿真，观察输出结果 3选择器件 DE2_70开发板的使用者请选择EP2C70F896C6 4绑定管脚 5 下载验证 DE2_70开发板的下载:使用USB-Blaster进行下载 四、实验内容 五、实验思考题 1、分析存储器采用三态输出的原因是什么？ 存储器的输出端是连接在数据总线上的。数据总线相当于一条车流频繁的大马路，必须在绿灯条件下，车辆才能进入这条大马路，否则要撞车发生交通事故。同 理，存储器中的数据是不能随意传送到数据总线上的。例如，若数据总线上的数 据是“1”(高电平5V)，存储器中的数据是“0”(低电平0V)，两种数据若碰到一 起就会发生短路而损坏单片机。因此，存储器输出端口不仅能呈现“l”和“0”两 种状态，还应具有第三种状态“高阻"态。呈“高阻"态时，输出端口相当于断开，对数据总线不起作用，此时数据总线可被其他器件占用。当其他器件呈“高阻”态 时，存储器在片选允许和输出允许的条件下，才能将自己的数据输出到数据总线 上。 2、单端口和双端口的区别是什么？ 单端口ram是ram的读写只有一个端口，同时只能读或者只能写。 双端口ram是ram读端口和写端口分开，一个端口能读，另一个端口可以同时写。 3、什么情况下考虑采用双端口存储器？

存储器设计：存储器设计课程设计

计算机组成原理实验 实验五存储器设计 专业班级计算机科学与技术 学号0936008 姓名冯帆 学号0936036 姓名张琪 实验地点理工楼901 实验五存储器设计 一、实验目的 1、掌握RAM 和ROM 的Verilog 语言描述方法； 2、学习用宏模块的方法定制RAM 和ROM 。 二、实验内容

1、设计并实现一个8*8 的单端口的RAM ； 2、设计并实现一个128*16的ROM ； 3、设计并实现一个双端口的128*16的RAM 。 4、设计并实现正弦信号发生器，参考“正弦信号发生器实验指南”。 三、实验仪器及设备 PC 机+ Quartus Ⅱ0 + DE2-70 四、实验步骤 打开Quartus 软件，新建工程。 2．分析单端口，双端口，ROM,RAM 的含义。 3．Verilog 程序如下，并简单注释。 ①

module SingleRamTest(read_data, read_address, write_data, write_address, memwrite, clock, reset); output [7:0] read_data; //数据的输出 input [2:0] read_address; //读数据地址的输入 input [7:0] write_data; //写数据地址的输入 input [2:0] write_address; //写数据地址的输入 input memwrite; //若该信号为1，进行写操作，反之，写操作input clock; input reset; //复位和时钟信号 reg [7:0] read_data, mem0, mem1,mem2,mem3,mem4,mem5,mem6,mem7; //设置存储器存储单元 always @(read_address or mem0 or mem1 or mem2 or mem3 or mem4 or mem5 or mem6 or mem7) //若上述信号有一个发生变化，则启动该模块begin

杭电计算机组成原理存储器设计实验5

杭州电子科技大学计算机学院 课程名称 实验项目 指导教师 实验位置 计算机组成原理 存储器设计实验 实验报告 ______ 姓 ______ 班 名 级 号 期 2015年5月15日

本实验的结果正确，根据自己写的coe 文件中存储的数据进行操作，和实验四 有很多的相似 处，只是进行简单的读写的操作 ，实验的结果正确?能够根据操 作,lED 灯显示具体的数据? 配置管脚： NET "C[0]" LOC = T10; NET "C[1]" LOC = T9; NET "Clk" LOC = C9; （ 接 上） 实验 内容 （ 算 法、 程 序、 步骤 NET "LED[0]" LOC = :U16; NET "LED[1]" LOC = :V16; NET "LED[2]" LOC = :U15; NET "LED[3]" LOC = :V15; NET "LED[4]" LOC = :M11; NET "LED[5]" LOC = :N11; NET "LED[6]" LOC = :R11; NET "LED[7]" LOC = :T11; NET "Mem_Addr[2]" LOC = :V9; NET "Mem_Addr[3]" LOC = :M8; NET "Mem_Addr[4]" LOC = :N8; NET "Mem_Addr[5]" LOC = :U8; NET "Mem_Addr[6]" LOC = :V8; NET "Mem_Addr[7]" LOC = :T5; NET "Mem_Write" L( OC = B8; 实验仿真结果 数据 记录 和计 Objqcti f

2网络工程师试题—存储器.doc

2网络工程师试题—存储器

3.3 存储器 1、存储器系统特征 ●相联存储器的访问方式是__(57)__。[2002年软件设计师] (57)A.先入先出访问B.按地址访问C.按内容访问 D.先入后出访问 正确答案：C 2、主存储器基础 ●内存按字节编址，地址从A4000H到CBFFFH，共有__(1)__字节。若用存储容量为32K×8bit 的存储芯片构成该内存，至少需要__(2)__片。[2004年11月软件设计师、网络工程师] （1）A.80K B.96K C.160K D.192k （2）A.2 B.5 C.8 D.10 正确答案：C、B ●试题10 [2000高级程序员考试] 从供选择的答案中，选出应填入下面叙述中

存地址④数据地址 正确答案：3、1、4、3、2 ●试题9 [1999年高级程序员考试] 从供选择的答案中，选出应填入下面叙述中的_?_内的最确切的解答，把相应编号写在答卷的对应栏内。 用作存储器的芯片有不同的类型。 可随机读写，且只要不断电则其中存储的信息就可一直保存的，称为_A _。 可随机读写，但即使在不断电的情况下其存储的信息出要定时刷新才不致丢失的，称为_Ｂ_。 所存信息由生产厂家用掩膜技术写好后就无法再改变的称为_Ｃ_。 通过紫外线照射后可擦除所有信息，然后 重新写入新的信息并可多次进行的，称为_Ｄ_。 通过电信号可在数秒钟内快速删除全部信息，但不能进行字节级别删除操作的，称为_E_ 。供选择的答案：

A、B：①RAM ②VRAM ③DRAM ④SRAM C、D：①EPROM ②PROM ③ROM ④CDROM E：①E2PROM ②Flash Memory ③EPROM ④Virtual Memory 正确答案：4、3、3、1、2 3、Cache ●容量为64块的Cache采用组相联方式映像，字块大小为128个字，每4块为一组。若主存容量为4096块，且以字编址，那么主存地址应该为__(7)__位，主存区号为__(8)__位。[2004年11月网络工程师、软件设计师考试] （7）A.16 B.17 C.18 D.19 （8）A.5 B.6 C.7 D.8 正确答案：D、B ●使Cache命中率最高的替换算法是 __(49)__。 [2003年系统设计师] (49)A．先进先出算法B．随机算法RAND

存储器功能部件的设计与实现

存储器功能部件的设计与实现

一、实验目的 1、学习QuartusII软件的基本操作 2、理解存储器的基本原理和过程 3、设计出存储器功能部件并对设计的正确性进行验证 二、实验内容 1、设计出功能完善的存储器功能部件，并对设计的正确性进行验证。具体要求如 下： （1）用图形方式设计出存储器功能部件的电路原理图 （2）测试波形要用时序仿真实现，验证存储器的读、写操作 （3）写、读操作至少要访问到4个不连续的存储单元，即先向4个以上不连续的存储单元中写入不同的数据，再依次读出 （4）将设计文件封装成器件符号 （5）存储器的数据宽度最好为16位 2、存储器扩展实验，具体如下： （1）用图形方式设计出存储器功能部件的电路原理图 （2）用数据宽度为4或8，地址宽度为6的存储器，扩展成数据宽度为16，地址宽度为8的存储器 （3）测试波形要用时序仿真实现，验证存储器的写、读操作，要访问到所有的存储器器件，即如果存储器的扩展设计用了8个存储器器件，就要用至少8个不同的数据，访问8个不同地址的存储单元，而这8个不同地址的存储单元，分别位于8个存储器器件中 （4）将设计文件封装成器件符号 三、实验装置 安装有QuartusII软件的PC机1台。 四、实验原理 (1)存储器功能部件设计 利用参数化宏功能模块LPM_RAM_DQ设计16位存储器相对简单，只需要在存储模块定义LPM_RAM_DQ的参数数据位数LMP_WIDTH为16位、地址位数LMP_WIDTHAD为8即可定义成相应容量的存储器。

在该设计中需要说明的是，为了方便将设计的存储器模块用到总线系统中，所设计的模块要具有数据暂存和三态输出的功能，因此在存储器数据输入端需要添加数据暂存功能，在存储器数据输出端需要添加三态输出功能，即还要用到74213、74244芯片作为存储器的输入和输出。 （2)存储器扩展实验 存储器扩展实验要求在利用参数化宏功能模块LPM_RAM_DQ 设计存储器时数据位数LMP_WIDTH 设置为4或8、地址位数LMP_WIDTHAD 为6，再利用这样设计的存储器模块进行字扩展（地址宽度扩展）和位扩展（数据宽度扩展），最终实现数据宽度为16、地址宽度为8的存储器。 五、设计 六、实验结果 数据寄存 器74273*2 地址寄存器74273 存储器 LPM_RAM_DQ 三态门 74244*2 R W WR

计算机组成原理期末试题及答案

1.交叉存储器实质上是一种_模块式_存储器，它能_并行_执行_多个_独立的读写操作，（流水）方式执行多个独立的读写操作。 2.32位浮点数格式中,符号位为1位,阶以码为8位,尾数为23位。则它所能表示的最大规格表示范围规格化近零数非规格化近零数 3.IEEE754标准规定的64位浮点数格式中，一个浮点数由符号位S 1位、阶码E 11位、尾数M 52位三个域组成。其中阶码E的值等于指数的真值e加上一个固定偏移值+127。则它能表示的最大规格化正数为 4.一组相联映射的Cache，有128块，每组4块，主存共有16384块，每块64个字，则主存地址共20位，其中主存字块标记应为9位，组地址应为5位，Cache地址共13位。 5.CPU存取出一条指令并执行该指令的时间叫（指令周期），它通常包含若干个（CPU周期），而后者又包含若干个（时钟周期）。 3.十进制数在计算机内有两种表示形式：（字符串）形式和（压缩的十进制数串）形式。前者主要用在非数值计算的应用领域，后者用于直接完成十进制数的算术运算。 4.一个较完善的指令系统，应当有数据处理、数据存储、数据传送、程序控制四大类指令。 5.机器指令对四种类型的数据进行操作。这四种数据类型包括地址数值字符逻辑型数据。 6.CPU中保存当前正在执行的指令的寄存器是（指令寄存器，指示下一条指令地址的寄存器是（程序寄存器，保存算术逻辑运算结果的寄存器是（数据缓冲寄冲器和（状态寄存器）。 12.挂接在总线上的多个部件（只能分时向总线发送数据，但可同时从总线接收数据;）。 13.在冯诺依曼体制中，计算机硬件系统是由输入设备、输出设备、控制器、存储器和运算器等五大部件组成。 14.补码加减所依据的基本关系是(X+Y)补=X补+Y补和(X-Y)补=X补+(-Y)补。 15.按照微命令的形成方式，可将控制器分为组合逻辑控制器和微程序控制器两种基本类型。 16.CPU对信息传送的控制方式主要分为直接程序传送方式、程序中断传送方式、DMA传送方式等3种。 18.半导体存储器分为静态存储器和动态存储器两种,前者依靠双稳触发器的两个稳定状态保存信息,后者依靠电容上的存储电荷暂存信息。 Cache和主存地址的映射方式有直接映射、全相连映射、组相连三种。 19.Cache常用的替换算法大致有最不经常使用LFU算法、近期最少使用LRU、随即替换。 20.动态存储器有三种典型的刷新方式，即集中刷新方式、分散刷新方式、异步刷新方式。 21.信息只用一条传输线，且采用脉冲传输的方式称为_串行传输_。 22.在指令的地址字段中，直接指出操作数本身的寻址方式，称为_立即寻址_。 23.CPU响应中断的时间是_一条指令结束_。中断向量地址是：中断服务例行程序入口地址的指示器 24.PCI总线的基本传输机制是_猝发式传输__。 25.中断向量地址是__中断服务子程序入口地址_。 26.系统总线按传输信息的不同分为地址总线、数据、地址控制三大类。 27.完整的指令周期包括取指、间址、执行、中断四个子周期，影响指令流水线性能的三种相关分别是结构、数据、控制相关。 28.计算机系统是一个有硬件、软件组成的多级层次结构，它通常由微程序设计级、一般机器级、操作系统级、汇编语言级、高级语言级组成，每一级上都能进行程序设计，且得到下面各级的支持。 29.对存储器的要求是容量大、速度快、成本低。为了解决这三方面的矛盾，计算机采用多级存储体系结构，即cache、主存和外存。CPU能直接访问内存cache、主存，但不能直接访问外存。主存储器的技术指标有存储容量、存取时间、存储周期、存储器带宽。磁表面存储器主要技术指标有_存储密度、存储容量、平均存取时间_和数据传输率。 30.若浮点数用补码表示，则判断运算结果是否为规格化数的方法是_数符与尾数小数点后第一位数字相异为规格化数。 31.流水CPU 是由一系列叫做“段”的处理线路所组成，和具有m个并行部件的CPU相比，一个 m段流水CPU_具备同等水平的吞吐能力。 DMA 控制器按其_组成_结构，分为_选择_型和_多路_型两种。 32.为了运算器的_高速性_，采用了_先行_进位，_阵列_乘除法和流水线等并行措施。 33. 相联存储器不按地址而是按内容访问的存储器，在cache中用来存放行地址表，在虚拟存储器中用来存放页表和段表。 34.硬布线控制器的设计方法是：先画出指令周期流程图，再利用布尔代数写出综合逻辑表达式，然后用门电路、触发器或可编程逻辑等器件实现。 1.CPU中有哪几类主要寄存器，用一句话回答其功能。 答：A.数据缓冲寄存器(DR) B.指令寄存器(IR) C.程序计算器(PC) D.数据地址寄存器(AR) E.通用寄存器(R0～R3) F.状态字寄存器(PSW) 功能：执行指令、操作、时间的控制以及数据加工。 2.指令和数据都用二进制代码存放在内存中，从时空观角度回答CPU如何区分读出的代码是指令还是数据。 答：计算机可以从时间和空间两方面来区分指令和数据，在时间上，取指周期从内存中取出的是指令，而执行周期从内存取出或往内存中写入的是数据，在空间上，从内存中取出指令送控制器，而执行周期从内存从取的数据送运算器、往内存写入的数据也是来自于运算器。 3.PCI总线中三种桥的名称是什么？简述其功能。

(整理)常用存储器芯片设计指南

常用存储器芯片设计指南 现代通讯产品中，各种存储器的应用已经是越来越广泛，可以这么说，产品中包含的存储器的特性的好坏，直接关系到产品整体性能。因此，存储器芯片的设计，在通讯产品的设计中，也显得愈发重要。 目前在通讯产品中应用的存储器，主要有FLASH、SSRAM、SDRAM、串行PROM等，由此延伸出去还有在接口电路中经常应用的FIFO、双口RAM等，下面的内容就是这些常用存储器芯片的原理介绍和在产品中的设计指南。 FLASH介绍 一、BOOT ROM简介 我们在CPU最小系统中一般采用AM29LV040B-90 // SST39VF040-90-4C-NH （代码：10300067，512kB，8位总线宽度，PLCC32封装，3.3V供电）作为BOOT ROM。 BOOT ROM中存放的是系统自举程序，实现CPU系统的自举。当系统上电后，CPU 首先运行BOOT ROM中的程序，完成对CPU系统的初始化。 图1 AM29LV040B-90 // SST39VF040-90-4C-NH引脚图 该FLASH芯片可在线读写，但作为BOOT ROM时，我们一般用烧录机烧写入程序，不对其进行在线写。其读操作时序如图2所示。

图2 读操作时序 下面给出一个MPC860最小系统的应用例子。 图3 MPC860 BOOT电路图 因为我们不需要在线写，所以为防止BOOT FLASH的程序被改写，一般将/WE信号接高电平。 MPC860用8位数据口的方式访问BOOT，经缓冲之后的数据线为BD00-BD07。MPC860地址线使用A31-A13，经一级驱动与BOOT相连。使用/CS0片选端，地址范围0x0800 0000~0x0807 FFFF，使用内部等待，等待周期为8。 BOOT ROM中存放的是系统自举程序，实现MPC860系统的自举。当系统上电后，MPC860首先运行BOOT ROM中的程序，该程序首先完成MPC860的初始化，然后根据参数，将Flash ROM中的应用程序复制到SDRAM空间中，然后将控制权移交给该应用程序运行；或准备应用程序加载，进入调试状态。

主存储器的设计

主存储器的设计 主存储器的设计 半导体存储器是构成现代计算机主存储器的主要存 储介质，在进行计算机主存储器设计时，主要要考虑以下几方面的因素： ·存储器芯片的选择，半导体存储器芯片种类繁多，在选择存储器芯片构成机器主存储器时，应根据需要合理选择。 ·CPU与存储器的速度匹配，机器的性能是由多方面的因素决定的，其中CPU访存速度是影响机器性能的关键因素之一，高性能CPU需要高速的存储器相匹配。 ·存储器与CPU的信号连接，主要包括数据信号线、地址信号线和控制信号线的连接等。 1. 半导体存储器芯片 半导体存储器芯片的性能主要体现在两个方面：一是芯片的容量，二是芯片的存取速度。存储器芯片的容量可以表征为以下形式： 容量＝字数×位数

其中，字数表示存储器芯片所具有的字单元数，而位数则表示每一个字单元所具有的位单元数。例如，静态RAM芯片2114的容量为：1K×4位，则表示该芯片共有1024个字单元，每个字单元的位数为4位，也就是说，对2114的访问，一次可同时读/写4位。再如，只读存储器ROM芯片2716的容量为：2K×8位，则表示该芯片共有2048个字单元，每个字单元的位数为8位，也就是说，对2716的访问，一次可以并行读出8位。 半导体存储器芯片是通过引出脚与外部连接的。引出脚主要包括四类：数据引脚、地址引脚、控制引脚和电源及接地引脚。图4-13（a）、（b）、（c）分别给出的是三种芯片256K位的SR AM、16M位的DR AM和8M 位的EPROM的引脚图。 对图（a）的SRAM芯片来说，各引脚的功能如下： ·引脚A0～A14：15条地址信号线，用于访问215＝32K的字单元，该地址是CPU访存时给出，所以对存储器芯片来说，地址线是单向输入。

计算机组成原理基本概念

基本概念 1.设计一个指令集主要包含哪些内容？ 2.指令集结构主要包括什么内容？ 3.计算机的主要性能指标是什么？它主要与哪些硬件部件相关？它与指令集类型及寻址方式有何关系？ 4.处理器(CPU)如何确定指令与操作数的存放位置？ 5.在处理器(CPU)的数据路径上流动什么信息？它们的流动受什么控制？ 6.计算机内部数据表示的范围受什么限制？ 7.主存的主要性能指标是什么？ CACHE的主要性能指标是什么？虚拟存储器的主要性能指标是什么？ 8.半导体存储器SRAM与DRAM在位单元组成与性能上主要有哪些不同？ 9.主存由哪两种半导体存储器组成，它们分别用于存放什么内容？ 10.设计三级存储器系统主要为了解决什么问题？各级存储器都由那些物理存储器实现？ 11.IEEE 754单精度浮点数表示由几部分组成？它所能表示的的真值范围是多少？ 12. CPU可以直接访问其中的哪级存储器？ 13.虚拟存储器的分页与分段管理方式中，各自如何实现由虚地址至实地址的变换？ 14. Cache有几种映像方法？哪种映像方法哪种映像方法性能最高？为什么？ 15.虚拟存储器管理由谁共同承担？它们分别实现什么功能？ 16.计算机的外围设备分为哪两类？它们的作用分别是什么？ 17.何谓数据相关与转移相关问题？它们对流水线处理器有什么影响？ 18.RISC与CISC指令集的四点主要特征各是什么？ 19.在存储器中，指令和数据都以二进制编码形式存储，CPU读取时如何区分它们？ 20.Cache三种映像方法各自如何实现？ 一、问答题 1.设计一个指令集主要包含哪些内容？ 答：指令集类型、指令格式、寻址方式、指令类型。 2.指令集结构主要包括什么内容？ 答：主要包括：指令集(指令格式、类型、寻址方式等) 、处理器内部可供程序员编程使用的寄存器及与存储器交互的接口信息(地址与数据位数)。 3.计算机的主要性能指标什么？它主要与哪些硬件部件相关？它与指令集类型及寻址方式有何关系？（CPU的主要性能指标是主频和字长。） 答：计算机的性能指标是执行速度。主要与CPU、存储器和系统总线相关； RISC指令集有利于提高计算机性能；

存储器设计

| ************* 课程设计报告 课程设计名称：计算机组成原理课程设计课程设计题目：存储器设计 、 院（系）：*********** 专业：*********** 班级：*********** 学号：*********** & 姓名：*********** 指导教师：*********** 完成日期：***********

目录 第1章总体设计方案 (1) 设计原理 (1) 设计思路 (1) 设计环境 (2) 第2章详细设计方案 (5) 顶层方案图的设计与实现 (5) 创建顶层图形设计文件 (5) 器件的选择与引脚锁定 (5) 编译、综合、适配 (6) 功能模块的设计与实现 (6) RAM256*1存储器模块的设计与实现 (7) RAM1K*1存储器模块的设计与实现 (8) RAM1K*4存储器模块的设计与实现 (10) RAM4K*4存储器模块的设计与实现 (11) 仿真调试 (13) 第3章编程下载与硬件测试 (15) 编程下载 (15) 硬件测试及结果分析 (15) 参考文献 (18) 附录（电路原理图） (19)

第1章总体设计方案 设计原理 当一片RAM(或ROM)不能满足存储容量位数(或字数)要求时，需要多片存储芯片进行扩展，形成一个容量更大、字数位数更多的存储器。扩展方法根据需要有位扩展、字扩展和字位同时扩展3种。 （1）位扩展 若一个存储器的字数用一片集成芯片已经够用，而位数不够用，则用“位扩展”方式将多片该型号集成芯片连接成满足要求的存储器。扩展的方法是将多片同型号的存储器芯片的地址线、读/写控制线(W R)和时钟信号相应连在一起，而将其数据线分别引出接到存储器的数据总线上。 （2）字扩展 若每一片存储器的数据位数够而字线数不够时，则需要采用“字线扩展”的方式将多片该种集成芯片连接成满足要求的存储器。扩展的方法是将各个芯片的数据线、地址线和读写(W R)控制线分别接在一起，用译码器和时钟信号选择集成芯片。 （3）字、位同时扩展 在很多情况下，要组成的存储器比现有的存储芯片的字数、位数都多，需要字位同时进行扩展。扩展时可以先计算出所需芯片的总数及片内地址线、数据线的条数，再用前面介绍的方法进行扩展，先进行位扩展，再进行字扩展。 设计思路 用1K×4位的RAM集成芯片若干片，构成一个8k×8位的RAM 需要RAM的片数=(8k×8位)/(1k×4位)=16(片) 因为1K×4位的RAM容量1024×8位，表明片内字数1024=210，所以地址线 有10条，即(A 0～A 19 )，每字4位，数据线有4条(D ～D 3 )。 而存储容量为8K×8位的RAM，即字数8K=213，所以地址线有13条，即(A ～

2021年网络工程师试题存储器

3.3 存储器 1、存储器系统特性 ●相联存储器访问方式是__(57)__。[软件设计师] (57)A.先入先出访问B.按地址访问C.按内容访问D.先入后出访问 对的答案：C 2、主存储器基本 ●内存按字节编址，地址从A4000H到CBFFFH，共有__(1)__字节。若用存储容量为32K ×8bit存储芯片构成该内存，至少需要__(2)__片。[11月软件设计师、网络工程师] （1）A.80K B.96K C.160K D.192k （2）A.2 B.5 C.8 D.10 对的答案：C、B ●试题10 [高档程序员考试] 从供选取答案中，选出应填入下面论述中_?_内最确切解答，把相应编号写在答卷相应栏内。 假设某计算机具备1M 字节内存（当前使用计算机往往具备64M字节以上内存），并按字节编址，为了能存取该内存各地址内容，其地址寄存器至少需要二进制_A_位。为使4字节构成字能从存储器中一次读出，规定存储在存储器中字边界对齐，一种字地址码应_B_。若存储周期为200NS，且每个周期可访问4个字节，则该存储器带宽为_C_BIT/S。如果程序员可用存储空间为4M字节，则程序员所用地址为_D_，而真正访问内存地址称为_E_。供选取答案： A：①10 ②16 ③20 ④32

B：①最低两位为00 ②最低两位为10 ③最高两位为00 ④最高两位为10 C：①20M ②40M ③80M ④160M D：①有效地址②程序地址③逻辑地址④物理地址E：①指令②物理地址③内存地址④数据地址对的答案：3、1、4、3、2 ●试题9 [1999年高档程序员考试] 从供选取答案中，选出应填入下面论述中_?_内最确切解答，把相应编号写在答卷相应栏内。 用作存储器芯片有不同类型。 可随机读写，且只要不断电则其中存储信息就可始终保存，称为_A _。 可随机读写，但虽然在不断电状况下其存储信息出要定期刷新才不致丢失，称为_Ｂ_。 所存信息由生产厂家用掩膜技术写好后就无法再变化称为_Ｃ_。 通过紫外线照射后可擦除所有信息，然后重新写入新信息并可多次进行，称为_Ｄ _。 通过电信号可在数秒钟内迅速删除所有信息，但不能进行字节级别删除操作，称为_E_ 。 供选取答案： A、B：①RAM ②VRAM ③DRAM ④SRAM C、D：①EPROM ②PROM ③ROM ④CDROM E：①E2PROM ②Flash Memory ③EPROM ④Virtual Memory 对的答案：4、3、3、1、2

存储器子系统设计(计算计算机组成原理)

《计算机组成原理》课程设计 题目：存储器子系统设计 1．问题描述 用1K*8b的RAM芯片和2K*8b的ROM芯片以及74LS138译码器构成一个2K*8b的RAM，4K*8b的ROM的静态存储器系统，使用的CPU为8086。 2．需求分析 任务概述： 构造存储器子系统，要求有初步设计方案及示意图，然后还要有详细设计的工程图。 功能描述： 存储器是计算机系统中的记忆设备，需要用不同类型，不同规格的存储器芯片，通过适当的硬件连接，来构成所需要的存储器系统。目前使用广泛的内部存储器是半导体存储器，本次设计使用的是SRAM，SRAM是用一个锁存器作为存储元。只要直流供电电源一直加在这个记忆电路上，它就无限期地保持记忆的1状态或0状态。如果电源断电，那么存储的数据就会丢失，与此同时还用了一个ROM，将其与 CPU 的连接，CPU 对存储器进行读写操作，首先要由地址总线给出地址信号，选择要进行读 / 写操作的存储单元，然后通过控

制总线发出相应的读 / 写控制信号，最后才能在数据总线上进行数据交换。 3．概要设计 通过两片RAM和两片ROM的进行字扩展，3—8译码器译码，与 CPU 的连接。 初步设计方案，其示意图如下： 4．详细设计 用两片1K*8b构成的2KB的RAM和两片2K*8b构成的4KB

的ROM组成的存储器系统，使用CPU8086. 5．参考文献：教材《计算机组成原理》、网上资料。 6．总结报告 存储器是计算机系统中的记忆设备，用来存放程序和数据。 做该课程设计花了4周左右的时间，经过了老师的讲解，指导，还有我们自己上网找资料，从中收获不少，深深体会到了老师讲的“查手册”的重要性，同时对计算机硬件方面有了更深一步的了解。