verilog实验60进制计数器

module counter60(clk_in,clkout,rst,out); input clk_in,rst;

output [6:0] out;

output clkout;

reg [6:0] out1;

reg [6:0] out2;

reg [3:0] cnth;

reg [3:0] cntl;

reg [7:0] cnt;

always @(posedge clk_in)

begin

if(!rst)

cnt<=8'd0;

else

cnt<=cnt+8'd1;

end

assign clkout=cnt[4];

always @(posedge clkout or negedge rst) begin

if(!rst) {cnth,cntl}<=8'd0;

else if(cnth==5&&cntl==9) {cnth,cntl}<=8'd0; else if(cntl==4'd9)

begin

cntl<=4'd0;

cnth<=cnth+4'd1;

end

else cntl<=cntl+4'd1;

end

always @(cnth)

begin

case(cnth)

4'd0:out1=7'b011_1111;//0

4'd1:out1=7'b000_0110;//1

4'd2:out1=7'b101_1011;//2

4'd3:out1=7'b100_1111;//3

4'd4:out1=7'b110_0110;//4

4'd5:out1=7'b110_1101;//5

default:out1=7'b011_1111;//0

endcase

end

always @(cntl)

begin

case(cntl)

4'd0:out2=7'b011_1111;//0

4'd1:out2=7'b000_0110;//1

4'd2:out2=7'b101_1011;//2

4'd3:out2=7'b100_1111;//3

4'd4:out2=7'b110_0110;//4

4'd5:out2=7'b110_1101;//5

4'd6:out2=7'b111_1101;//6

4'd7:out2=7'b000_0111;//7

4'd8:out2=7'b111_1111;//8

4'd9:out2=7'b110_1111;//9

default:out2=7'b011_1111;//0

endcase

end

assign out=(clk_in==1)? out2:out1; endmodule

`timescale 1ns/1ns

module test();

reg clk_in,rst;

wire out;

initial

begin

clk_in=0;

rst=1;

#5 rst=0;

#30 rst=1;

end

always #5 clk_in=~clk_in;

counter60 m0(.clk_in(clk_in),.rst(rst),.out(out)); endmodule

设计60进制计数器 数电课程设计

电子技术基础实验 课程设计 用74LS161设计六十进制计数器 学院：班级：姓名：学号：电气工程学院电自1418 刘科 20

用74LS161设计六十进制计数器 摘要 计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能和工作波形图以及引出端的排列，就能正确运用这些器件。计数器在现代社会中用途中十分广泛，在工业生产、各种和记数有关电子产品。如定时器，报警器、时钟电路中都有广泛用途。在配合各种显示器件的情况下实现实时监控，扩展更多功能。 利用两片74LS161分别作为六十进制计数器的高位和低位，分别与数码管连接。把其中的一个通过一个与门器件构成一个十进制计数器，另一个芯片构成六进制计数器。十进制计数器（个位）和六进制计数器（十位）均采用反馈清零法利用两个74LS161构成。当个位计数器从1001计数到0000时，十位计数器要计数一次，可通过两芯片之间级联实现。使用200HZ时钟信号作为计数器的时钟脉冲。根据设计基理可知，计数器初值为00，按递增方式计数，增到59时，再自动返回到00。 关键字：60进制，计数器，74LS161，级联 目录 第1章概述 (1) 计数器设计目的 (1) 计数器设计组成 (1) 第2章六十进制计数器设计描述 (2) 74LS161的功能 (2)

方案框架 (3) 第3章六十进制计数器的设计与仿真 (4) 基本电路分析设计 (4) 计数器电路的仿真 (6) 第4章总结 (8)

数电实验手册-实验九 计数

实验九计数、译码、显示综合实验 一、实验目的： 1．熟悉常用计数器芯片。 2．掌握计数、译码、显示器件的逻辑功能。 3．掌握中规模集成计数器的使用方法。 二、实验仪器与器材： 仪器：逻辑实验箱。 器材：74LS390、74LS00、74LS48。 三、预习要求： 1．查阅附录六中本次实验所使用的集成块的管脚图与真值表。 2．复习2—10进制译码器和显示电路同计数器配套使用的方法。 3．复习任意进制计数器的设计方法及应用。 四、实验原理： 本次实验采用双十进制计数器74LS390，译码器74LS48等器件。 中规模集成计数器的使用方法 中规模集成计数器中，二进制或十进制（8421码）加法计数器较为常用，如74LS390是比较典型的中规模异步计数器，逻辑图和管脚图见附录六。由CP A输入信号，由Q A可产生2分频信号：CP B输入信号，由Q D输出可产生5分频信号；若在器件外部将Q A的CP B连接，可进行8421码十进制计数，若将Q D与CP A连接，即可输出5421码十进制数（对应8421码的输出顺序Q D、Q C、Q B、Q A、应改为Q A、Q D、Q C、Q B）。 图9—1 六进制 图9—2八十四进制计数器利用反馈归零法，可得到N进制计数，连接方式如图9—1所示。两块电路连接，可得到N<100的任意进制计数。例如按图9—2所示电路连接起来所构成的就是84进制计数器。注意：若使用上升沿触发的中规模计数器，图9—1和图9—2中不用门1。若中规模计数器由低电平复位，图9—1和图9—2所示的异步复位即应改为与门3输出连接。

五、实验内容与步骤： 1．计数、译码、显示： 1）将74LS390中的一个计数器接成8421码，Q D—Q A输出接发光二极管，可按图9—3接线 2）连续按动单次脉冲P1的按纽。观察L1、L2、L3、L4灯的亮暗是否符合8421码。 3）测试数码显示器，判断其是共阴还是共阳，并确定出a~f七段所对应的管脚，然后将译码器74LS48和数码显示器连接。 4）将计数、译码、显示电路进行总连接。 5）使计数器置零（Rd=1），然后再恢复到计数状态（Rd=0）在CP端加入单脉冲，观察并记录每按一次单脉冲，Q A~Q D端的状态及数码显示的数字，将结果列表记录。 6）在CP端连续脉冲（1~2HZ），观察数码管自动计数。 2．由中规模计数器组成六十进制计数器的逻辑功能。 1）选用双十进制计数器74LS390、74LS00等器件连成六十进制计数器，参考电路如图9-4，可以选用发光二极管显示输出状态，或者74LS48、数码显示十进制状态。 2）由实验箱上1HZ脉冲信号作CP脉冲，测试逻辑功能。 3）改变计数器的进制，重复测试。

verilog实验60进制计数器(精品文档)

module counter60(clk_in,clkout,rst,out); input clk_in,rst; output [6:0] out; output clkout; reg [6:0] out1; reg [6:0] out2; reg [3:0] cnth; reg [3:0] cntl; reg [7:0] cnt; always @(posedge clk_in) begin if(!rst) cnt<=8'd0; else cnt<=cnt+8'd1; end assign clkout=cnt[4]; always @(posedge clkout or negedge rst) begin if(!rst) {cnth,cntl}<=8'd0; else if(cnth==5&&cntl==9) {cnth,cntl}<=8'd0; else if(cntl==4'd9) begin cntl<=4'd0; cnth<=cnth+4'd1; end else cntl<=cntl+4'd1; end always @(cnth) begin case(cnth) 4'd0:out1=7'b011_1111;//0 4'd1:out1=7'b000_0110;//1 4'd2:out1=7'b101_1011;//2 4'd3:out1=7'b100_1111;//3 4'd4:out1=7'b110_0110;//4 4'd5:out1=7'b110_1101;//5 default:out1=7'b011_1111;//0 endcase end

EDA 60进制计数器的设计

《EDA技术》课程实验报告 学生姓名：黄红玉 所在班级：电信1002 指导教师：高金定老师 记分及评价： 一、实验名称 实验2：60进制计数器的设计 二、任务及要求 【基本部分】4分 1、在QuartusII平台上，采用原理图输入设计方法，调用两片74160十进制计数器，采 用反馈置数法，完成一个60进制同步计数器的设计，并进行时序仿真。 2、要求具备使能功能和异步清零功能。 3、设计完成后生成一个元件，以供更高层次的设计调用。 4、实验箱上选择恰当的模式进行验证，目标芯片为ACEX1K系列EP1K30TC144-3。 【发挥部分】1分 思考：采用反馈清零法设计的计数器与反馈置数法有何不同？请用实例进行仿真。三、实验程序（原理图）

四、仿真及结果分析 设计60进制与设计24进制的步骤几乎一样。调用两片74160十进制计数器，采用反馈置数法，设计一个60进制同步计数器的思路是，一片74160计数器作为个位计数，一片用来十位计数，要实现同步60进制，则个位接成1001，十位接成0101，再用一个五输入（一段接一个使能信号EN）的与非门同时接到两片74160计数器上的置数端LDN上。把原理图在QuartusII上画成后，进行编译，编译无误后，在新建一个波形文件，添加所有引脚，设置输入引脚的波形，最后在进行波形编译，无误后即可达到想要的60进制。然后再根据EPF10K30E144芯片引脚对照，输入各个输入输出引脚的引脚号，再链接到试验箱检验，观察数码管的显示结果。 五、硬件验证 1、选择模式：模式7 2、引脚锁定情况表： 六、小结 在这次试验中，通过指导老师起初的讲解以及阅读相关课本，我对QuartusII平台有了进一步的了解，初步知道整个设计过程。在设计过程中，许多问题的暴露使得我们不仅对数字电路原理有了更加深刻的了解，也使我们对QuartusII平台的使用规则有了更多的了解。掌握这门技术为今后更多的设计工作打下了基础，我受益匪浅。

60进制计数器

题目60计数器 60进制计数器 主要内容： 利用QuartusII设计一个六十进制计数器。该电路是采用整体置数法接成的六十进制计数器。首先需要两片74160接成一百进制的计数器，然后将电路的60状态译码产生LD′=0信号，同时加到两片74160上，在下一个计数脉冲（第60个计数脉冲）到达时，从而得到六十进制计数器。主要要求如下： （1）每隔1个周期脉冲，计数器增1； （2）当计数器递增到60时，进位端波形发生跳变，说明计数器产生进位信号，之后计数器会自动返回到00并重新计数； （3）本设计主要设备是两片74160同步十进制计数器，时钟信号通过建立波形文件得以提供。

1方案选择与电路原理图的设计 使用具有一定频率的时钟信号作为计数器的时钟脉冲作为同步控制信号，整体电路通过两片74160与其他门电路辅助等单元电路构成以实现置数进位功能。图2.1为六十进制计数器的总体电路原理框图。 图1.1 电路原理框图 1.1单元电路一：十进制计数器电路（个位） 本电路采用74160作为十进制计数器，它是一个具有异步清零、同步置数、可以保持状态不变的十进制上升沿计数器。每输入10个计数脉冲，计数器便工作一个循环，并且在进位端RCO产生一个进位输出信号。其功能表如表2-1所示，连接方式如图2.2所示。此片工作时进位端RCO在没有进位时RCO=0，因此第二片ENP·ENT＝0，第二片不工作。 表2-1 同步十进制计数器功能表 在新建好的block文件的图形编辑窗口中双击鼠标，或点击图中“符号工具”按钮，或者选择菜单Edit下的Insert Symbol命令，即可对元件进行选择。选择元件库中的ot hers—maxplus2—74160。点击工具栏中Orthogonal Node Tool按钮便可以对端子间进行连线，其中值得注意的是，点击工具栏中Orthogonal Bus Tool按钮可以通过总线进行连接。

基于Quartus六十进制计数器的设计

EDA技术实践课程设计 ED技术实践课程设 201 2 六十进制计数电气信息工程学院电气 专业班 学生姓 学生学 指导教 EDA技术实践课程设计任务书 课程 EDA技术实践课程设计 题目六十进制计数器 专业姓名学号 主要内容： 利用QuartusII设计一个六十进制计数器。该电路是采用整体置数法接成的六十进制计数器。首先需要两片74160接成一百进制的计数器，然后将电路的59状态译码LD′=0信号，同时加到两片74160上，在下一个计数脉冲（第60个计数脉冲）产生到达时，将0000同时置入两片74160中，从而得到六十进制计数器。主要要求如下： （1）每隔1个周期脉冲，计数器增1； （2）当计数器递增到59时，进位端波形发生跳变，说明计数器产生进位信号，之后计数器会自动返回到00并重新计数； （3）本设计主要设备是两片74160同步十进制计数器，时钟信号通过建立波形

文件得以提供。 主要参考资料： [1] 朱正伟.EDA技术及应用[M].第2版.北京：清华大学出版社，2013. [2] 李国洪.EDA技术与实验[M].北京：机械工业出版社，2009. [3] 陈忠平，高金定，高见芳.基于QuartusII的FPGA/CPLD设计与实践[M].北京：电子工业出版社，2010. [4] 杨颂华.数字电子技术基础[M].第2版.西安：西安电子科技大学出版社，2009. [5] 阎石.数字电子技术基础[M].第5版.北京：高等教育出版社，2006. [6] 康华光.电子技术基础：数字部分[M].北京：高等教育出版社，2000. 完成期限—— 指导教师 专业负责人 日18月 7 年2014． 目录 1 设 计 .................................................................. . 2 方案选择与电路原理图的设 计 ............................................. 单元电路一：十进制计数器电路（个位） ................................. 单元电路二：十进制计数器（十位） ..................................... 单元电路三：置数与进位电路 ........................................... 3 元件选取与电路图的绘 制 ................................................. 元件选 取 ............................................................. 电路图的绘 制 ......................................................... 4 编译设计文 件 ........................................................... 5 仿真设计文 件 ...........................................................

五人表决器.全加器.四位全加器. 16进制数码显示.60进制计数器.

实验一：五人表决器 方案1-编程： library ieee; use ieee.std_logic_1164.all; entity vote5 is port(a,b,c,d,e:in std_logic; f:out std_logic); end; architecture vo of vote5 is begin f<=(a and b and c) or (a and b and d) or (a and b and e) or (a and c and d) or (a and c and e) or (a and d and e) or (b and c and d) or (b and c and e) or (b and d and e) or (c and d and e); end; 方案2-作图：

一种方法： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY fulladder IS PORT (a, b, ci : IN STD_LOGIC; S, co : OUT STD_LOGIC); END fulladder; --以下是一位全加器结构体数据流描述ARCHITECTURE Dataflow OF fulladder IS BEGIN S <= a XOR b XOR ci; co <= (a AND b) OR (b AND ci) OR (a AND ci); END Dataflow; 二种方法 LIBRARY IEEE; ENTITY fulladder IS PORT (a, b, ci: IN STD_LOGIC; s, co: OUT STD_LOGIC); END fulladder; ARCHITECTURE behavioral OF fulladder IS BEGIN s <= '1' WHEN (a= '0' AND b= '1' AND ci= '0') ELSE '1' WHEN (a= '1' AND b= '0' AND ci= '0') ELSE '1' WHEN (a= '0' AND b= '0' AND ci= '1') ELSE '1' WHEN (a= '1' AND b= '1' AND ci= '1') ELSE '0'; co <= '1' WHEN (a= '1' AND b= '1' AND ci= '0') ELSE '1' WHEN (a= '0' AND b= '1' AND ci= '1') ELSE '1' WHEN (a= '1' AND b= '0' AND ci= '1') ELSE '1' WHEN (a= '1' AND b= '1' AND ci= '1') ELSE '0'; END behavioral;

Verilog数字钟课程设计

课程设计报告课程设计题目：数字钟系统设计 学号：2 学生姓名：刘新强 专业：通信工程 班级：1421302 指导教师：钟凯 2016年1月4日

FPGA（ Field Programmable Gate Array，现场可编程门阵列)，一种可编程逻辑器件，是目前数字系统设计的主要硬件基础。可编程逻辑器件的设计过程是利用EDA 开发软件和编程和编程工具对器件进行开发的过程。 通过modelsim软件下采用verilog语言实现数字钟系统设计，实现了以下几个方面的功能： 1.数字钟基本计时功能 2.数字钟校时功能 3.数字钟系统报时功能 关键词：FPGA ；VHDL；数字钟

一、FPGA与VHDL简介 (1) 1、FPGA与简介 ........................................................................................... 2、VHDL简介 ............................................................................................... 二、课程设计的目的与要求 (2) 1、教学目的.................................................................................................................... 2、教学要求.................................................................................................................... 3、数字钟系统设计要求................................................................................................ 三、设计方案 (2) 1、系统框图.................................................................................................................... 2、模块说明.................................................................................................................... 四、仿真与实现 (3) 1、数字钟基本计时功能实现........................................................................................ 2、数字钟校时功能实现................................................................................................ 3、数字钟系统报时功能实现........................................................................................ 五、实验心得 (4) 六、参考文献 (4) 七、代码 (5)

任意进制计数器的设计实验报告

任意进制计数器的设计实验报告 一、实验目的 本实验的主要目的是设计一种任意进制计数器，通过对不同进制数的 转换和计算，掌握数字电路设计的基本原理和方法。 二、实验原理 1. 进制转换 在数字电路中，常用的进制有二进制、八进制、十进制和十六进制。 不同进制之间可以通过位权展开法进行转换。例如，将二进制数1101.101转换为十六进制数，则需要按照位权展开法进行计算：1101.101 = 1×2³ + 1×2² + 0×2¹ + 1×2⁰ + 1×2⁻¹ + 0×2⁻² + 1×2⁻³ = D.5。 2. 计数器设计 计数器是一种重要的数字电路组件，在很多应用场合都有广泛应用。 任意进制计数器是一种基于状态机设计思想的组合逻辑电路，可以根 据输入信号进行状态切换，并输出相应的计数结果。 三、实验步骤 本实验采用Verilog HDL语言进行编程，具体步骤如下： 1. 定义模块：根据所需功能定义模块名称、输入输出端口和内部信号。

2. 设计状态机：根据所需功能设计状态机，并定义状态转移条件和输出信号。 3. 编写代码：根据状态机设计编写Verilog HDL代码，并进行仿真验证。 4. 下载到FPGA板上进行实验验证。 四、实验结果 本实验成功设计了一种任意进制计数器，可以根据输入信号进行状态切换，并输出相应的计数结果。经过仿真和实验验证，该计数器具有较高的稳定性和可靠性，可以满足不同进制计数的需求。 五、实验总结 本实验通过对数字电路设计的基本原理和方法进行学习和掌握，成功设计了一种任意进制计数器，并对其进行了仿真和实验验证。通过本次实验，我们不仅深入理解了数字电路设计的原理和方法，还掌握了Verilog HDL语言的编程技巧和FPGA板的使用方法。这对我们今后从事相关领域研究和工作将具有重要意义。

数电课程设计(60进制计数器设计)

目录 摘要： (2) 1设计题目 (2) 1.1设计要求 (2) 2题目分析 (2) 3设计思路与原理 (3) 3.1 LED简介 (3) 3.2 芯片74290及六十进制计数器的设计 (4) 3.3 三十九进制计数器 (6) 4电路图的仿真 (7) 4.1六十进制计数器的仿真 (7) 4.2三十九进制计数器的仿真 (8) 5仪器列表 (9) 6心得体会 (9) 7参考文献 (10)

摘要： 要获得N进制计数器，常用的方法有两种：一是用时钟触发器和门电路来设计：二是用集成计数器来构成。当要得到一些进制数大的计数器时，用时钟触发器和门电路来实现就显的很复杂。我们就可以用集成计数器来构成，当然集成计数器是厂家已定型的产品，其函数关系已被固化在芯片中，状态分配以及编码我们自己是不可以更改的，而且多为纯自然态序编码，因而利用清零端或置数控制端，让电路跳过某些状态而获得N进制的计数器。 1设计题目 60进制计数器的设计 1.1设计要求 （1）要求学生掌握74系列的芯片和LED的原理和使用方法。 （2）熟悉集成电路的使用方法，能够运用所学的知识设计一规定的电路。 1.2设计任务 （1）完成一个60进制的计数器。 （2）LED显示从00开始，各位计数从0—9，逢10 进1，是为计数0—5。59显示后，又从00重新开始计数。 2题目分析 要实现60进制的计数器，单用一片计数器无法实现，我们可以利用级联方式获得大容量的N进制计数器，60进制的计数器就可以由六进制和十进制计数器级联起来构成。

CP 3设计思路与原理 3.1 LED 简介 LED 是一种显示字段的显示器件，7个发光二极管构成七笔字形“8”，一个发光二极管构成小数点。七段发光管分别称为a 、b 、c 、d 、e 、f ，g ，构成字型“8”，如图（a ）所示，当在某段发光二极管上施加一定的电压时，某些段被点亮发光。不加电压则变暗，为了保护各段LED 不被损坏，需外加限流电阻。 信号源 计数器 数码显示器 十进制计数器（个位） 六进制计数器（十位）

verilog任意位数计数器代码

Verilog任意位数计数器代码 一、引言 Verilog是一种硬件描述语言，用于描述数字系统的行为和结构。在数字系统设计中，计数器是一种非常基础的电路，用于计数和记录触发器的个数，通常用于时序逻辑和状态机的设计中。在Verilog中，我们可以轻松地编写任意位数的计数器代码，实现多种计数需求。 二、单位数计数器代码 一个简单的8位二进制计数器可以使用以下Verilog代码实现： ```verilog module counter( input wire clk, //时钟信号 input wire rst, //复位信号 output reg [7:0] count //8位计数输出 ); always (posedge clk or posedge rst) begin if (rst) begin count <= 8'b0; //复位时计数器清零

end else begin count <= count + 1; //每个时钟周期计数加一 end end endmodule ``` 在这段代码中，我们定义了一个8位计数器模块，包括一个时钟输入 信号和一个复位输入信号。在时钟的上升沿或者复位信号的上升沿时，根据条件语句的判断，对计数器的值进行更新。 三、任意位数计数器代码 如果需要实现任意位数的计数器，我们可以编写一个通用的Verilog 模块，通过参数指定计数器的位数。以下是一个通用的n位二进制计 数器的Verilog代码实现： ```verilog module generic_counter( input wire clk, //时钟信号 input wire rst, //复位信号 input wire [3:0] width, //计数器位数

verilog程序-60进制计数器

module count60_dongtai_LED ( input clk, input rest_n, output reg [2:0] sel, //位选 output reg [6:0] display ); reg [15:0] count_clk; // 分频计数器,最大2^16=64K分频 reg [5:0] sum_num; //计数缓存器,2^6=64 reg [3:0] g_bit; //个位 reg [3:0] s_bit; //十位 reg [3:0] disp_temp; //分频 always @ (posedge clk or negedge rest_n) begin if(rest_n ==0) begin count_clk=16'b0; end else begin

if(count_clk==16'hffff) begin count_clk=16'b0; end else begin count_clk=count_clk+1'b1; end end end // 60进制计数 always @ (negedge count_clk[3] or negedge rest_n) begin // clk_clk[3] 对"clk" 16分频if(rest_n ==0) begin g_bit=4'b0; s_bit=4'b0; sum_num=6'b0; end else begin if (sum_num==6'd59) begin

sum_num=6'b0; end else begin sum_num=sum_num+1'b1; end end s_bit=(sum_num/10)%10; g_bit=sum_num%10; end // 位选 always @ (posedge clk or negedge rest_n) begin if(rest_n ==0) begin sel=3'b0; end else begin if (sel==3'b111) begin sel=3'b0;

FPGA与数字系统设计：实验八 使用ECS绘制六十进制计数器

使用ECS绘制六十进制计数器 1、实验目的 本实验通过设计一个六十进制计数器，介绍如何使用ECS绘制模块原理图，并通过添加一个分频器来进行模块化设计。 2、实验内容 通过本实验要求掌握以下几点： 1、熟练运用ECS绘制原理图 2、掌握模块化设计方法 3、实验器材 Spartan 3E开发板。 4、实验说明 实验中所需要的源文件在本报告附录中。 5、实验步骤 步骤1：新建工程 1、新建名为cnt_60的工程 （1）启动桌面上的ISE9.1图标，在Project Navigator中选择File →New Project。 （2）在弹出的对话框（见图1）中，设置工程名为cnt_60，工程存放路径为E:\work\，顶层模块类型选择HDL，并单击Next按钮。

图1 ISE工程属性对话框 （3）出现图2所示对话框，目标器件选择spartan3E,具体设计如下图 图2 ISE工程属性对话框 （4）一直点击Next，直到出现图3（即是刚才所设定的），最后点击Finish。

图3 工程设计总表 2、新建原理图资源文件 （1）双击Creat New Source,点击Execute。选择新建资源类型为Schematic，新建文件名为“cnt60”，并勾选Add to project，如图4， 图4 新建原理图“cnt60” （2）单击NEXT，单击Finish，启动ECS,如图5，

图5 原理图编辑窗口 3、选择并放置器件符号 “cnt60”是时间计数器，有两个4bit总线输出代表时间的各位与十位数值。在 出现的原理图编辑窗口中放置各种逻辑块，单击绘图工具栏中的按钮，在器件符号分类显示目录选择所有器件（All Symbols），在“Filter”中输入“cd4ce”，把选中的器件拖到工作区的合适位子，单击鼠标左键，把该器件放下。再如上放下其它器件。还须2个and2，2个or2， 2 个inv，1个and4，如图6，

基于Quartus六十进制计数器的设计讲解

EDA技术实践课程设计 2014年7月25日

EDA技术实践课程设计任务书 课程EDA技术实践课程设计 题目六十进制计数器 专业姓名学号 主要内容： 利用QuartusII设计一个六十进制计数器。该电路是采用整体置数法接成的六十进制计数器。首先需要两片74160接成一百进制的计数器，然后将电路的59状态译码产生LD′=0信号，同时加到两片74160上，在下一个计数脉冲（第60个计数脉冲）到达时，将0000同时置入两片74160中，从而得到六十进制计数器。主要要求如下：（1）每隔1个周期脉冲，计数器增1； （2）当计数器递增到59时，进位端波形发生跳变，说明计数器产生进位信号，之后计数器会自动返回到00并重新计数； （3）本设计主要设备是两片74160同步十进制计数器，时钟信号通过建立波形文件得以提供。 主要参考资料： [1] 朱正伟.EDA技术及应用[M].第2版.北京：清华大学出版社，2013. [2] 李国洪.EDA技术与实验[M].北京：机械工业出版社，2009. [3] 陈忠平，高金定，高见芳.基于QuartusII的FPGA/CPLD设计与实践[M].北京：电子工业出版社，2010. [4] 杨颂华.数字电子技术基础[M].第2版.西安：西安电子科技大学出版社，2009. [5] 阎石.数字电子技术基础[M].第5版.北京：高等教育出版社，2006. [6] 康华光.电子技术基础：数字部分[M].北京：高等教育出版社，2000. 完成期限2014.7.21——2014.7.25 指导教师 专业负责人 2014年7 月18日

目录 1 设计 (1) 2 方案选择与电路原理图的设计 (1) 2.1 单元电路一：十进制计数器电路（个位） (2) 2.2 单元电路二：十进制计数器（十位） (3) 2.3 单元电路三：置数与进位电路 (3) 3 元件选取与电路图的绘制 (4) 3.1 元件选取 (4) 3.2 电路图的绘制 (4) 4 编译设计文件 (5) 5 仿真设计文件 (6) 6 总结 (10) 参考文献 (11)

(完整word版)数字钟verilog(word文档良心出品)

目录 1 设计任务及要求 (1) 2 总体设计分析 (1) 3 各模块设计 (2) 3.1 数字钟主体部分 (2) 3.1.1小时计数器 (2) 3.1.2 分、秒计数器 (3) 3.2 分频部分 (4) 3.3 秒表模块 (5) 3.4 闹钟模块 (5) 3.5 时间设置模块 (7) 3.6 报时模块 (7) 3.7 控制显示模块 (8) 3.8 顶层模块 (11) 4 总结 (11) 4.1 本次作业遇到的问题 (11) 4.2 建议和总结 (12) 附件 (13)

1 设计任务及要求 本次大作业的要求为设计一个多功能数字钟，其具体要求如下： 1.有基础的实时数字钟显示功能，即时、分、秒的正常显示模式，并且在此基础上增加上，下午显示。 2.手动校准。按动方式键，将电路置于校时状态，则计时电路可用手动方式校准，每按一下校时键，时计数器加1；按动方式键，将电路置于校分状态，以同样方式手动校分。 3.整点报时，仿中央人民广播电台整点报时信号，从59分50秒起每隔２秒发出一次低音“嘟”信号（信号鸣叫持续时间１Ｓ，间隙时间１Ｓ）连续５次，到达整点（00分00秒时），发一次高音“哒”信号（信号持续时间１S）。 4.闹时功能，按动方式键，使电路工作于预置状态，此时显示器与时钟脱开，而与预置计数器相连，利用前面手动校时，校分方式进行预置，预置后回到正常模式。当计时计至预置的时间时，扬声器发出闹铃信号，时间为半分钟，闹铃信号可以用开关“止闹”，按下此开关后，闹铃声立刻中止，正常情况下应将此开关释放，否则无闹时作用。 5.秒表功能。按start键开始计秒，按stop键停止计秒并保持显示数不变，直到复位信号加入。 2 总体设计分析 设计的总体部分按照要求可以分为基本的数字时钟显示、手动校准、整点报时、闹钟功能和秒表功能5大部分。其总体设计框图如下： 图1 总体设计框图 其中整点报时跟闹钟部分要求不同频率的声响，所以需要加入分频器模块