(最新版)VHDL,CPU实验报告

计算机硬件课程设计

设计报告

学号：姓名：成绩：

学号：姓名：成绩：

东南大学计算机科学与工程系

二0 10 年12 月

目录

1.实验名称 (2)

2.实验目的 (2)

3.实验任务……………………………………………………………………… 2.

4.主要特色 (2)

5. 设计方案 (3)

5.1 数据格式和指令系统 (3)

5.2本设计的体系结构 (5)

5.测试结果与性能分析 (20)

6.课程设计总结 (22)

1．实验名称

微程序控制的模型计算机的设计与调试

2．实验目的

1．综合运用“计算机组成原理”和“数字电路”等课程的知识，通过对模型机的设计和调试，加深对计算机各部件工作原理的认识。

2．进一步掌握运用EDA技术进行设计和调试的工作方法。

3．掌握计算机硬件设计的思想，方法及工作过程，进一步培养工程设计的能力。

3．实验任务

1．自行规定数据格式和指令格式，在所提供的条件范围内设计一台由微程序控制（也可以用其他方式如组合逻辑等）的模型计算机。

2．根据设计方案，将模型机调试成功。

3．整理出相关文件。

（1）数据格式和指令系统。

（2）总框图。

（3）详细电路图或有关电路的VHDL语言源程序。

（4）微指令格式和微程序。

（5）调试过程和测试结果（包括测试程序）。

4．主要特色

1．增加了ROM的宽度，改为24位，使得可以在一个时钟内读出24位的微指令。

2．对电路进行了合理的修改，具体增加了SRC. DEST结合IR0,IR2,IR1,IR3到RA,RB的译码电路。

3．SRC. DEST结合IR0,IR2,IR1,IR3到WA,WB的译码电路，实现了对于源操作数的写入。

4．由微指令到8CPU中对应的端口译码。

5．重新构造了ROM，RAM，修改了时序电路，调整了M1,M2,M3,M4的时序。

6．除了书上要求的指令微程序以外，还对微程序进行了扩充，加了逻辑左移指令：SAL(每次执行左移一位)，以及乘法指令：MUL(8位与8位数据相乘，得到16位数据高8位写回源操作数，低8位写回目的操作数)

7．修改了M1,M2,M3,M4的连接电路。

8．通过用软件模拟的方法，成功的构造了一个简单的CPU，更加熟练的学会使用EDA技术。试验中结合了数字实验和组成原理部分内容。

9．用简单易读的方式排列24位控制信号，使得操作更加简便，如图所示

5．设计方案

5.1数据格式和指令系统（参考教材）

采用8位数据通路，数据采用8位二进制定点表示。

7 6 5 4 3 2 1 0

.

设置7条机器指令和两条面板操作指令

（1）面板操作指令（因为没有一BIOS 及操作系统，所以用面板指令进行初始化，启动机器）

a.输入地址

为PC置初始值，即输入程序的起始地址，当K1开关置“1”，K2开关

置“0”时执行此操作。

b.输入程序

将程序输入到内存的指定区域，当K1，K2开关均置“1”时，由面板输

入开关输入程序

c.本模型机设置K3开关，K3置1表示执行单步操作。

d.START表示启动开关。

（2）指令系统

a.指令格式

操作码寻址方式

7 6 5 4 3 2 1 0

有二种寻址方式

寄存器寻址

操作码R目R源

7 6 5 4 3 2 1 0

直接地址寻址

由于地址要占用一个字节，所以此类指令为双字节指令。

操作码R目R源

内存地址

b.9条机器指令

IN R；从开关输入数据送入到指定的寄存器R。

格式：

0 0 0 1 R目0 0

OUT R；从指定的寄存器R中取出数据送入到输出缓冲器，显示灯亮。

格式：

0 0 1 0 0 0 R源

LD R , address ；从内存指定单元取出数据，送入指定的寄存器R。

格式：

0 0 1 1 R目0 0

内存地址

ST address, R; 从指定的寄存器R中取出数据，存入内存指定单元。

格式：

0 1 0 0 0 0 R源

内存地址

ADD R1，R2；将两个寄存器中的数据相加，结果送到R1。

格式：

0 1 0 1 R目R源

JMP address; 无条件转移，即address PC。

格式：

0 1 1 0 0 0 0 0

内存地址

HALT ；停机指令。

MUL R1，R2；将两个寄存器中的数据相乘，结果高8位送到R1，低8位送到R2。

格式：

1 0 1 0 R目R源

SAL R；将R中的数据左移一位，结果送到R1。

格式：

1 0 0 1 R目

5.2本设计的体系结构

为了简单方便起见，我们采用单总线结构，总体机构和CPU内部结构设计如图所示

总体结构图

CPU内部结构

1．数据通路设计

（1）采用Quartus—II软件工具，先设计出运算器部分，如图所示.ALU.bdf，经时序仿真正确后，进行符号封装。

（2）采用Quartus—II软件工具，先设计出运算器部分，如图所示MUL.bdf，经时序仿真正确后，进行符号封装。

介绍数据通路时打开8CPU.bdf

（2）根据指令系统，数据通路中应包括寄存器组，存储器等，采用单总线结构，截图一分为二

（1）

（2）

其中为了做乘法，我们对8cpu加了6个控制信号，如图所示

2．控制器设计

（1）控制器总框图

.

控制信号

（2）微指令格式和微命令

首先对数据通路进行分析，需要22个控制信号。此外还要2个信号：UPC （表示一段微程序结束），HALT（停机），共需要24个控制信号。

采用水平型格式表示。

控制数据通路的16个信号说明如下：

G1，G2，G3，G4

ramormul，cmul 分别控制6个多路开关

A，B，C，D，E

O，P，Q 分别控制对应的寄存器输入

F 控制计数器PC的输入和计数

I 控制指令寄存器的输入

DEST 目的寄存器的读出控制信号

SRC 源寄存器的读出控制信号

WE 对RAM的写入信号

GWN 通用寄存器组的写入信号

LDN PC置初值的控制信号

SRCWE 源或目的寄存器的写入信号

（3）控存的安排和时序信号

本方案采用的时序控制信号是由74393b产生的。对于时序，本来是有六个时钟周期的，我们将其缩短在了四个，有效的提高了运行效率。

修改后的时序电路图

时序脉冲

（4）微地址入口电路的设计

为简单起见，微地址采用8位，其高4位由指令操作码控制，低4位由一个4位的计数器控制。将ROM的高段地址区用于存放面板指令的微程序，低段地址存储区存放一般指令的微程序，控制电路可参考图6。

图3-6 微地址入口电路

（5）微命令译码电路

a.本方案中寄存器组采用的是74670芯片，每次写入可以为源寄存器，也可

以为目的寄存器，所以Wa,Wb要经过译码与IR2，IR3连接，读出时目的

和源寄存器均可读出，所以依然要用译码电路。电路设计如下：

写寄存器译码电路

读寄存器译码电路

b.停机电路

以下几种情况需停机：（a）总清. (b) 执行单指令操作，且一条指令执行

完。(c) 执行停机指令。根据这三种情况可以设计出停机电路。

c.UPC微命令表示一段微程序结束，因此该命令要做的工作是：（a）置“0”

微程序计数器（74161）。（b）置“0”指令寄存器。

3．微程序和总电路图

微程序定义如下：

8cpu中的端口译码电路如下：

Rom修改为24位，修改电路如下：

24位重新排列微指令顺序

8CPU重新封装效果图

CPU总的电路图：（截成四部分）

时序及upc产生部分

8cpu及寄存器读写译码部分

控制信号译码部分

Rom及取微指令部分

、

6．测试结果与性能分析（测试程序、时序图、编译报告中资源使用情况）

仿真：

微程序和电路设计完成后，进行编译，并通过仿真来检验cup的各项功能。仿真时，先用面板指令输入程序的起始地址和一段小程序。我们输入的程序为：初始地址为00H，即

Ram中程序如下：

进行仿真，首先开关K1置1，K2置0，kdata为00H，为PC置初始值00即程序口地址，接着将K1置0，执行程序。此时，我们置kdata始终为02H，通过IN指令输入到R0和R1中，然后继续执行程序！

建立vwf文件如下:

仿真结果如下:

7．课程设计总结

本实验是设计一个小型CPU，主要工作是在给定的CUP主体结构上完善电路，修正已有电路错误以及设计微程序。本实验有相当的综合性：在实践过程中，我们充分使用了组成原理、微机接口、数字电路等相关知识。

通过本次实验，我们对CPU的结构和工作原理有了切实的认识。尤其在总线，时序，微指令等方面，投入的时间不少，体会很深。我们深刻理解了总线作为指令和数据传输的道路和桥梁，在CUP的工作过程中扮演的重要角色；弄懂了通过时序的调节解决总线的冲突的方法；在全面细致地分析了CUP结构和工作原理的基础上，我们掌握了编写微指令的方法与技巧。

通过组内讨论和求教于老师、同学，我们顺利的完成了基本的实验目标，并做了进一步研究。利用加法指令，我们增加了SAL（左移一位）指令。采用控制RA、RB读信号的控制思路，我们使得源、目的寄存器均可写入。在此基础上，我们引入了8位乘法器，将结果——16位二进制数，成功写入源、目的寄存器。对现有的24位控制信号，我们充分利用了每一位。

同时，我们注意到实验中还有很多可以改进的地方。由于时间和给定CPU规格的限定，很多想法未能实施。比如，编写微指令时，我们注意到：一条指令中的某条指令在M3时已经完成，空等一个M4，才取下一条。这样的情况并不少见。如果将执行微指令、取微指令等改为下降沿也能触发，就可以把下一条提到M4做，这就省了一个整个指令周期。宏观的时间节省量自然也十分可观。再如，实验提供的ROM为24位，这使得控制信号剩余不多，一旦想多加其它组件，就会为之苦恼。我们想到自取名为“多面手控制信号”的解决方案：对于互斥的两条指令A和B（如ADD和MUL（肯定不会同时做）），可以根据需要，让

数字电子时钟实验报告材料

华大计科学院 数字逻辑课程设计说明书 题目：多功能数字钟 专业：计算机科学与技术 班级：网络工程1班 姓名：刘群 学号： 1125111023 完成日期：2013-9

一、设计题目与要求 设计题目：多功能数字钟 设计要求： 1.准确计时，以数字形式显示时、分、秒的时间。 2.小时的计时可以为“12翻1”或“23翻0”的形式。 3.可以进行时、分、秒时间的校正。 二、设计原理及其框图 1.数字钟的构成 数字钟实际上是一个对标准频率 1HZ）进行计数的计数电路。由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路。图 1 所示为数字钟的一般构成框图。 图1 数字电子时钟方案框图

⑴多谐振荡器电路 多谐振荡器电路给数字钟提供一个频率1Hz 的信号，可保证数字钟的走时准确及稳定。 ⑵时间计数器电路 时间计数电路由秒个位和秒十位计数器、分个位和分十位计数器及时个位和时十位计数器电路构成。其中秒个位和秒十位计数器、分个位和分十位计数器为60 进制计数器。而根据设计要求，时个位和时十位计数器为24 进制计数器。 ⑶译码驱动电路 译码驱动电路将计数器输出的8421BCD 码转换为数码管需要的逻辑状态，并且为保证数码管正常工作提供足够的工作电流。 ⑷数码管 数码管通常有发光二极管（LED）数码管和液晶（LCD）数码管。本设计提供的为LED数码管。 2.数字钟的工作原理 ⑴多谐振荡器电路 555 定时器与电阻R1、R2，电容C1、C2 构成一个多谐振荡器，利用电容的充放电来调节输出V0，产生矩形脉冲波作为时钟信号，因为是数字钟，所以应选择的电阻电容值使频率为1HZ。 ⑵时间计数单元 六片74LS90 芯片构成计数电路，按时间进制从右到左构成从低位向高位的进位电路，并通过译码显示。在六位LED 七段显示起上显示

VHDL实验报告

《创新实验》实验报告 —基于VHDL的编程和硬件实现

一、实验目的 1.熟悉和掌握硬件描述语言VHDL的基本语法及编写； 2.掌握软件Xilinx ISE 10.1的使用； 3.熟悉SDZ-6电子技术实验箱的使用； 4.了解节拍脉冲发生器等基本电路的实现； 5.了解八位二进制计数器的功能与设计； 6.学习键盘和七段数码管显示的控制和设计。 二、实验内容 1.Xilinx ISE 10.1软件的使用； 2.节拍脉冲发生器等基本电路的实现； 3.八位二进制计数器的实现 4.键盘扫描及显示的实现 三、实验器材 1、PC机 2、SDZ-6电子技术实验箱 3、正负5V电源 4、I/O接口线 四、软件的使用 在安装Xilinx10.1软件时，需要一个ID号，其实这个ID号是可以重复使用的，几个同学在官网注册后就可以共享ID号了。 安装完成之后就可以使用这个软件编写相应的VHDL的程序。 1.新建工程 File—>New Project 弹出下面的对话框 输入工程名后单击Next。然后根据本实验的实验箱进行以下设置。

以后的步骤一般都是单击Next（有些资料上会介绍有些这些步骤的具体功能，但对于本实验不必用到），最后单击Finish，完成新建一个工程。在窗口的左边会出现刚刚新建的工程，如下: 2.新建一个VHDL的源文件。 在上图中，右击工程选择New Source ，弹出如下对话框。

在对画框的左边选择VHDL Module，输入文件的名字（改名字最好是你定义的实体的名字）。单击Next。出现下面的对话框。 该对话框主要是对外部端口的编辑。可以直接跳过，即单击Next，在源文件上编辑端口。然后在接下来的对话框中单击Finish。完成建立一个源文件。窗口右边就会出现刚才编辑的源文件。 3.编写和编译代码 将事先编好的代码复制到源文件里，然后保存文件。 选中左边的文件名，在窗体的左边出现如下编辑文档内容。

VHDL与数字系统课程设计

课程设计报告 实践课题：VHDL与数字系统课程设计 学生：XXX 指导老师：XXX、XXX 系别：电子信息与电气工程系 专业：电子科学与技术 班级：XXX 学号：XXX

一、设计任务 用VHDL设计一个简单的处理器，并完成相关的仿真测试。 .设计要求： 图1是一个处理器的原理图，它包含了一定数量的寄存器、一个复用器、一个加法/减法器（Addsub）,一个计数器和一个控制单元。 图1 简单处理器的电路图 数据传输实现过程：16位数据从DIN输入到系统中，可以通过复用器分配给R0~R7和A，复用器也允许数据从一个寄存器传通过Bus送到另外一个寄存器。 加法和减法的实现过程：复用器先将一个数据通过总线放到寄存器A中，然后将另一个数据放到总线上，加法/减法器对这两个数据进行运算，运算结果存入寄存器G中，G中的数据又可根据要求通过复用器转存到其他寄存器中。 1）Rx ←[Ry] :将寄存器Ry中的内容复制到Rx； 2）Mvi Rx，#D ：将立即数存入寄存器Rx中去。 所有指令都按9位编码（取自DIN的高9位）存储在指令存储器IR中，编编码规则为IIIXXXYYY，III表示指令，XXX表示Rx寄存器，YYY表示Ry寄存器。立即数#D是在mvi指令存储到IR中之后，通过16位DIN输入

的。 有一些指令，如加法指令和减法指令，需要在总线上多次传输数据，因此需要多个时钟周期才能完成。控制单元使用了一个两位计数器来区分这些指令执行的每一个阶段。当Run信号置位时，处理器开始执行DIN输 时间 指令 T0T1T2T3 (mv):I0 (mvi):I1 (add):I2 (sub):I3 IR in IR in IR in IR in RY out,RX in,Done DIN out,RX in,Done RX out,A in RX out,A in ---- ---- RY out,G in,Addsub RY out,G in,Addsub ---- ---- G out,RX in,Done G out,RX in,Done 二、实现功能说明 2.1 mv Rx,Ry 实现的功能：将寄存器Rx的值赋给寄存器Ry（以mv R0, R5为例） （1 ）计数器为“00”时,指令寄存器的置位控制信号输入端IRin=1有效，将DIN输入的数据的高9位锁存。 置位的控制信号如图3加粗黑线所示。 图3 （2）计数器为“01”时,首先控制单元根据设计器为“00”时输入的指令，向复用器发出选通控制信号，复用器根据该控制信号让R5的值输出到总线上，然后控制单元控制寄存器R0将总线上的值锁存，完成整个寄存器对寄存器的赋值过程。置位的控制信号和数据流如图4加粗黑线所示。 图4

数字电子钟实验报告

咸阳师范学院物理与电子工程学院 课程设计报告 题目： 班级： 姓名： 学号： 指导教师： 成绩： 完成日期：年月

目录 第一章概述 3 第二章数字电子钟的电路原理 4 第三章电路调试与制作11 第四章总结与体会12 第五章附录13

第一章概述 数字钟是采用数字电路实现对.时,分,秒.数字显示的计时装置,广泛用于个人家庭,车站, 码头办公室等公共场所,成为人们日常生活中不可少的必需品,由于数字集成电路的发展和石英晶体振荡器的广泛应用,使得数字钟的精度,运运超过老式钟表, 钟表的数字化给人们生产生活带来了极大的方便，而且大大地扩展了钟表原先的报时功能。诸如定时自动报警、按时自动打铃、时间程序自动控制、定时广播、自动起闭路灯、定时开关烘箱、通断动力设备、甚至各种定时电气的自动启用等，所有这些，都是以钟表数字化为基础的。因此，研究数字钟及扩大其应用，有着非常现实的意义。 虽然市场上已有现成的数字集成电路芯片出售，价格便宜，使用方便，这里所制作的数字电子可以随意设置时，分的输出，是数字电子中具有体积小、耗电省、计时准确、性能稳定、维护方便等优点。 课程设计目的 （1）加强对电子制作的认识，充分掌握和理解设计个部分的工作原理、设计过程、选择芯片器件、电路的焊接与调试等多项知识。 （2）把理论知识与实践相结合，充分发挥个人与团队协作能力，并在实践中锻炼。 （3）提高利用已学知识分析和解决问题的能力。 （4）提高实践动手能力。

第二章数字电子钟的电路原理 数字电子钟的设计与制作主要包括：数码显示电路、计数器与校时电路、时基电路和闹铃报时电路四个部分。 1．数码显示电路 译码和数码显示电路是将数字钟的计时状态直观清晰地反映出来。显示器件选用FTTL-655SB双阴极显示屏组。在计数电路输出信号的驱动下，显示出清晰的数字符号。 2．计数器电路 LM8560是一种大规模时钟集成电路它与双阴极显示屏组可以制成数字钟钟控电路。 3．校时电路 数字钟电路由于秒信号的精确性和稳定性不可能做到完全准确无误，时基电路的误差会累积；又因外部环境对电路的影响，设计产品会产生走时误差的现象。所以，电路中就应该有校准时间功能的电路。通过手动调节按键，达到校准的目的。 4．定时报警电路 当调好定时间后并按下开关K1（白色键），显示屏右下方有红点指示，到定时时间有驱动信号经R3使VT1工作，即可定时报警输出。 芯片资料 LM8560是一种大规模时钟集成电路它与双阴极显示屏组可以制成数字钟钟控电路。作为时钟，它准确醒目；作为控制开关，它动作无误；在1小时59分钟或59分钟内，能任意暂停，使用十分方便。 仔细观察从0-9的每个数字并比较图1所示的笔段。内部电路参看图2, LM8560各脚功能，参看图3。

VHDL实验报告03137

VHDL实验报告 60 庄炜旭实验三. 4位可逆计数器，4位可逆二进制代码－格雷码转换器设计 一．实验目的 学习时序电路的设计,仿真和硬件测试,进一步熟悉VHDL设计技术 1. 学习４位可逆计数器的设计 2. 学习４位可逆二进制代码－格雷码转换器设计 二．实验内容 设计4位可逆计数器，及4位可逆二进制代码－格雷码转换器，并仿真，下载。 [具体要求] 1.4位可逆计数器 a)使用CLOCK_50作为输入时钟，其频率为50MHz（对于频率大于50Hz的闪烁， 人眼会看到连续的光），因而，对其进行225的分频后，再用于时钟控制。（可 利用实验一） b)使用拨码开关SW17作为模式控制，置‘1’时为加法计数器，置‘0’时为减 法计数器，同时使用LEDR17显示SW17的值。 c)使用KEY3作为异步复位开关（按下时为0，不按为1），当为加法计数器时， 置“0000”，当为减法计数器时，置“1111”。 d)使用LEDR3，LEDR2，LEDR1，LEDR0作为转换后的输出结果显示，LEDR3为高 位，LEDR0为低位。 2.4位可逆二进制代码――格雷码转换器 a)使用拨码开关SW17作为模式控制，置‘1’时为二进制代码―>格雷码转换， 置‘0’时为格雷码―>二进制代码，同时使用LEDR17显示SW17的值。 b)使用拨码开关SW3, SW2, SW1, SW0作为输入的被转换数，SW3为高位，SW0 为低位。 c)使用LEDR3，LEDR2，LEDR1，LEDR0作为转换后的输出结果显示，LEDR3为高 位，LEDR0为低位。 三．管脚设定 SW[0]PIN_N25 SW[1]PIN_N26 SW[2]PIN_P25 SW[3] PIN_AE14 SW[17] PIN_V2 LEDR[0] PIN_AE23 LEDR[1] PIN_AF23 LEDR[2] PIN_AB21 LEDR[3] PIN_AC22 LEDR[17] PIN_AD12 KEY[3] PIN_W26

VHDL语言与EDA课程设计

湖南人文科技学院 课程设计报告课程名称： VHDL语言与EDA课程设计 ~ 设计题目：出租车自动计价器设计 系别： 专业： 班级： 学生姓名: 学号: 起止日期: 2011年6月13日～2011年6月26日 $ 指导教师: 教研室主任:

摘要 随着我国社会经济的全面发展，各大中小城市的出租车营运事业发展迅速，出租车已经成为人们日常出行选择较为普遍的交通工具。出租车计价器是出租车营运收费的专用智能化仪表，是出租车市场规范化、标准化以及减少司机与乘客之间发生纠纷的重要设备。一种功能完备、简单易用、计量准确的出租车计价器是加强出租车行业管理、提高服务质量的必备品。根据预定的设计要求和设计思路，我们使用VHDL硬件描述语言设计了一个实际的基于Altera FPGA芯片的出租车自动计价器系统，介绍了该系统的电路结构和程序设计。通过在软件中编译和下载测试，得到了仿真波形和关键的设计结果。经过在实验箱上进行硬件测试，证明该出租车计价系统具有实用出租车计价器的基本功能，如能进一步完善，将可以实用化和市场化。 关键词：出租车自动计价器；VHDL； FPGA ；

目录 设计要求 (1) 1、方案论证与对比 (1) 方案一 (1) 方案二 (2) 两种方案的对比 (2) 2、实验步骤和设计过程 (2) 计程模块 (2) 等待计时模块 (2) 计费模块 (3) 3、调试与操作说明 (3) 中的VHDL程序 (3) 程序的编译与及仿真波形 (6) 程序的下载与功能的测试 (7) 4、课程设计心得体会 (9) 5、元器件及仪器设备明细 (10) 6、参考文献 (11) 7、致谢 (12)

数字电子钟课程设计实验报告

中北大学 信息与通信工程学院 通信工程专业 《电子线路及系统》课程设计任务书2016/2017 学年第一学期 学生姓名：张涛学号： 李子鹏学号： 课程设计题目：数字电子钟的设计 起迄日期：2017年1月4日～2017年7月10日 课程设计地点：科学楼 指导教师：姚爱琴 2017年月日 课程设计任务书

中北大学 信息与通信工程学院 通信工程专业 《电子线路及系统》课程设计开题报告2016/2017 学年第一学期 题目：数字电子钟的设计 学生姓名：张涛学号： 李子鹏学号：

指导教师：姚爱琴 2017 年 1 月 6 日 中北大学 信息与通信工程学院 通信工程专业 《电子线路及系统》课程设计说明书2016/2017 学年第二学期 题目：数字电子钟的设计 学生姓名：张涛学号： 李子鹏学号： 指导教师：姚爱琴 2017 年月日

目录 1 引言 (6) 2 数字电子钟设计方案 (6) 2.1 数字计时器的设计思想 (6) 2.2数字电路设计及元器件参数选择 (6) 2.2.2 时、分、秒计数器 (7) 2.2.3 计数显示电路 (8) 2.2.5 整点报时电路 (10) 2.2.6 总体电路 (10) 2.3 安装与调试 (11) 2.3.1 数字电子钟PCB图 (11) 3 设计单元原理说明 (11) 3.1 555定时器原理 (12) 3.2 计数器原理 (12) 3.3 译码和数码显示电路原理 (12) 3.4 校时电路原理 (12) 4 心得与体会 (12) 1 引言 数字钟是一种用数字电子技术实现时，分，秒计时的装置，具有较高的准确性和直观性等各方面的优势，而得到广泛的应用。此次设计数字电子钟是为了了解数字钟的原理，在设计数字电子钟的过程中，用数字电子技术的理论和制作实践相结合，进一步加深数字电子技术课程知识的理解和应用，同时学会使用Multisim电子设计软件。 2数字电子钟设计方案 2.1 数字计时器的设计思想 要想构成数字钟，首先应选择一个脉冲源——能自动地产生稳定的标准时间脉冲信号。而脉冲源产生的脉冲信号地频率较高，因此，需要进行分频，使得高频脉冲信号变成适合于计时的低频脉冲信号，即“秒脉冲信号”（频率为1Hz）。经过分频器输出的秒脉冲信号到计数器中进行计数。由于计时的规律是：60秒=1分，60分=1小时，24小时=1天，就需要分别设计60进制，24进制计数器，并发出驱动信号。各计数器输出信号经译码器、驱动器到数字显示器，是“时”、“分”、“秒”得以数字显示出来。 值得注意的是：任何记时装置都有误差，因此应考虑校准时间电路。校时电路一般

跑马灯VHDL课程设计报告

跑马灯VHDL课程设计 一、设计任务 控制8个led进行花式显示,设计四种显示模式: 1.从左到右逐个点亮led; 2.从右到左逐个点亮led; 3.从两边到中间逐个点亮led; 4.从中间到两边逐个点亮led; 四种模式循环切换,由复位键rst控制系统的运行与停止. 二、设计过程 根据系统设计要求，采用状态机进行设计,状态机具有四种状态,每种状态完成一种显示模式四种状态间使用case语句进行切换. 程序如下: library ieee; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_1164.all; entity pmd is port( clk, rst: in std_logic; y: buffer std_logic_vector(7 downto 0)); end pmd; architecture behave of pmd is type states is (state0, state1, state2, state3); signal state: states;

begin process (clk, rst) begin if rst='1' then y<="00000000" ; state <= state0; elsif (clk'event and clk='1') then case state is when state0 => if y="00000000" then y<="10000000";state <= state0; elsif y="10000000" then y<="01000000";state <= state0; elsif y="01000000" then y<="00100000";state <= state0; elsif y="00100000" then y<="00010000";state <= state0; elsif y="00010000" then y<="00001000";state <= state0; elsif y="00001000" then y<="00000100";state <= state0; elsif y="00000100" then y<="00000010";state <= state0; elsif y="00000010" then y<="00000001";state <= state1; end if; when state1 => if y="00000001" then y<="00000010";state <= state1; elsif y="00000010" then y<="00000100";state <= state1; elsif y="00000100" then y<="00001000";state <= state1; elsif y="00001000" then y<="00010000";state <= state1; elsif y="00010000" then y<="00100000";state <= state1; elsif y="00100000" then y<="01000000";state <= state1;

电子时钟实验报告_电子时钟

电子时钟实验报告 一、实验目的 学习8051定时器时间计时处理、按键扫描及LED数码管显示的设计方法。二、设计任务及要求 利用实验平台上4个LED数码管，设计带有闹铃功能的数字时钟，要求：1．在4位数码管上显示当前时间，显示格式为“时时分分”； 2．由LED闪动做秒显示； 3．利用按键可对时间及闹玲进行设置，并可显示闹玲时间。当闹玲时间到蜂鸣器发出音乐，按停止键使可使闹玲声停止。 三、工作原理及设计思路 利用单片机定时器完成计时功能，定时器0计时中断程序每隔5ms中断一次并当作一个计数，每中断一次计数加1，当计数200次时，则表示1s到了，秒变量加1，同理再判断是否1min钟到了，再判断是否1h到了。为了将时间在LED数码管上显示，可采用静态显示法和动态显示法，由于静态显示法需要数据锁存器等较多硬件，可采用动态显示法实现LED显示。 闹铃声由交流蜂鸣器产生，电路如右图，当P1.7输出不同频率的方波，蜂鸣器便会发出不同的声音。 四、电路设计及描述 (1)硬件连接部分： 在ZKS-03单片机综合实验仪上有四位共阳LED数码管，其标号分别为LED1~LED4。为了节省MCU的I/O口，采用串行接口方式，它仅占用系统2个I/O 口，即P1.0口和P1.1口，一个用作数据线SDA，另一个用作时钟信号线CLK，

它们都通过跳线选择器JP1相连。 由于采用共阳LED数码管，它的阴极分别通过限流电阻R20~R27连接到控制KD_0~KD_Q7。这样控制8个发光二极管，就需要8个I/O口。但由于单片机的I/O口资源是有限的，因此常采用实验电路所示的串并转换电路来扩充系统资源。串并转换电路其实质是一个串入并处的移位寄存器，串行数据再同步移位脉冲CLK的作用下经串行数据线SDA把数据移位到KD_0~KD_Q7端，这样仅需2根线就可以分别控制8个发光二极管的亮灭。而P0口只能作地址/数据总线，P2口只能作地址总线高8位，P3.0、P3.1作为串行输入、输出接口，实验仪上单片机可用作I/O的口仅有：P1.0--P1.7，8位；P3.2、P3.3、P3.4、P3.5，4位。其中：P1.0用作数据线SDA，P1.1用作时钟信号CLK，所以P1.0和P1.1应该接对应跳线的A位，即跳线的中间和下面相连。P1.3、P1.4、P1.5和P1.6是四个数码管的位扫描线，其中P1.6对应数码管W1，显示小时高位；P1.5对应数码管W2，显示小时低位；P1.4对应数码管W3，显示分钟高位；P1.3对应数码管W4，显示分钟低位。P1.7连接蜂鸣器电路，输出不同频率的方波，使其发出不同的声音。P1.2用来控制秒的闪烁显示。故，P1.2也应该接对应跳线的A位。 其显示电路如下图所示： P3.2、P3.3、P3.4、P3.5分别连接单刀双掷开关S1、S2、S3、S4，从而输入高低电平。将S2S1定义为功能模式选择开关；S3定义为分钟数调整开关；S4定义为小时数调整开关。 当S2S1=00时，显示当前时间，不进行任何操作。 当S2S1=01时，显示当前时间，同时可进行时钟调整，若S3=1，分钟数持续加1，若S4=1，小时数持续加1。

基于VHDL语言的EDA实验报告(附源码)

EDA 实验报告 ——多功能电子钟 姓名:张红义 班级：10级电科五班 学号：1008101143 指导老师：贾树恒

电子钟包括：主控模块，计时模块，闹钟模块，辅控模块，显示模块，蜂鸣器模块，分频器模块。 1．主控模块： 主要功能：控制整个系统，输出现在的状态，以及按键信息。 源代码: libraryieee; use ieee.std_logic_1164.all; useieee.std_logic_arith.all; useieee.std_logic_unsigned.all; entity mc is port(functionswitch,k,set,lightkey: in std_logic; chose21,setout: out std_logic; lightswitch:bufferstd_logic; modeout,kmodeout : out std_logic_vector(1 downto 0); setcs,setcm,setch,setas,setam,setah:outstd_logic); end mc; architecture work of mc is signalmode,kmode:std_logic_vector(1 downto 0); signal light,chose21buf:std_logic; signalsetcount:std_logic_vector(5 downto 0); begin process(functionswitch,k,set,lightkey) begin iffunctionswitch'event and functionswitch='1' then mode<=mode+'1'; end if; iflightkey'event and lightkey='1' then lightswitch<=not lightswitch; end if; if mode="01" thenchose21buf<='0'; else chose21buf<='1'; end if; ifk'event and k='1' then if mode="01" or mode="11" then kmode<=kmode+'1'; end if;end if; if set='1' then if mode = "01" then ifkmode="01" then setcount<="000001"; elsifkmode="10" thensetcount<="000010"; elsifkmode="11" then setcount<="000100";

VHDL实验报告论文

硬件描述语言期末实验报告 题目：硬件描述语言实现秒表功能 姓名xxxx 学号xxxxxxxxxx 年级专业xxxxxxxxxxxxx 指导教师xxxx 2012年6月20日

河北大学本科生VHDL硬件实验论文（设计） 硬件描述语言实现秒表功能 摘要 应用VHDL语言设计数字系统，很多设计工作可以在计算机上完成，从而缩短了数字系统的开发时间。我们尝试利用VHDL为开发工具设计数字秒表。 秒表的逻辑结构较简单，它主要由十进制计数器、六进制计数器、数据选择器、和显示译码器等组成。在整个秒表中最关键的是如何获得一个精确的100HZ计时脉冲，除此之外整个秒表还需有一个启动信号，暂停信号和一个清零信号，以便秒表能随意停止及启动。 关键词：VHDL语言数字秒表时序仿真图

目录 一、实验目的 (1) 二、硬件要求 (1) 三、引脚说明 (1) 四、模块介绍 (2) 4.1.计数器（六、十进制） (2) 4.2.蜂鸣器 (2) 4.3.译码器 (3) 4.4.控制器 (4) 五、整体连接图 (5) 六、实验结果 (6) 七、实验总结 (6) 八、谢辞 (7) 九、附录 (7)

一实验目的 学习使用VHDL语言，以及EDA芯片的下载仿真。 二硬件要求 （1）主芯片EPF10K10LC84-4。 （2）蜂鸣器。 （3）8位八段扫描共阴极数码显示管。 （4）二个按键（暂停，开关）。 三引脚说明 3.1引脚设置 3.2信号说明 signal q:std_logic_vector(3 downto 0); --q是用于分频的信号。 signal state: std_logic_vector(3 downto 0); --state为状态信号，state为1时为暂停记录状态，为0时为正常显示计数状态。signal led: std_logic_vector(3 downto 0); --led为数码管扫描信号，通过对d1~d6的选择使数码管发光。

VHDL课程设计-PS2键盘

VHDL课程设计-PS2键盘

目录 一、课程设计的目的与任务 (3) 二、课程设计题目 (3) 1、指定题目： (3) 2、自选题目： (3) 三、课程设计的内容与要求 (3) 1、设计内容 (4) 2、设计要求 (4) 四、实验仪器设备 (4) 五、设计方案 (4) 1、PS2解码 (4) 2、设计思路 (6) 3、模块设计 (7) 4、各模块分析 (8) （1）PS2时钟检测模块 8 （2）PS2解码模块 10 （3）PS2组合模块 12 （4）控制LED模块 14 （5）PS2总的组合模块 16 六、综合与仿真 (17) 1、综合 (17) 2、仿真 (18) （1）电平检测模块仿真 (18) （2）LED灯控制模块仿真 (18)

（3）PS2_module总模块仿真 (19) 七、硬件下载 (23) 八、心得体会 (24) 九、参考文献 (24) 一、课程设计的目的与任务 （1）熟练掌握EDA工具软件QuartusII的使用； （2）熟练用VHDL硬件描述语言描述数字电路； （3）学会使用VHDL进行大规模集成电路设计； （4）学会用CPLD\FPGA使用系统硬件验证电路设计的正确性； （5）初步掌握EDA技术并具备一定的可编程逻辑芯片的开发能力； 二、课程设计题目 1、指定题目： 0 ：多功能计数器；1 ：数字秒表；2 ：简易数字钟；3 ：简易频率计； 4 ：彩灯控制器； 5 ：交通灯控制器； 6 ：四路智力竞赛抢答器； 7 ：简易微波炉控制器；8 ：表决器；9 ：数字密码锁； 我的的学号尾数是2，所以我要做的题目是简易数字钟。由于我之前已经学过Verilog HDL和VHDL，所以简易数字钟相对于我比较简单，我完成了简易数字钟并验收后，再选择了另一个自选题目来完成。 简易数字钟：设计一个以“秒”为基准信号的简易数字钟，显示时、分、秒，同时可实现整点报时和清零（我已经完成，而且已经验收了）。 2、自选题目： 在完成了数字钟的设计后，我选择了另一个设计的题目，那就是PS2键盘扫描。所以这次课程设计我的报告主要详细写的是PS2键盘扫描的程序，而不是简易数字钟。 PS键盘扫描：设计一个PS键盘扫描程序，能接受键盘的输入时钟和数据，区别哪一个键输入，同时解译通码和断码，使用LED灯来显示收到的数据。三、课程设计的内容与要求

电子时钟实验报告_电子时钟

电子时钟实验报告

一、实验目的 学习8051定时器时间计时处理、按键扫描及LED数码管显示的设计方法。 二、设计任务及要求 利用实验平台上4个LED数码管，设计带有闹铃功能的数字时钟，要求： 1．在4位数码管上显示当前时间，显示格式为“时时分分”； 2．由LED闪动做秒显示； 3．利用按键可对时间及闹玲进行设置，并可显示闹玲时间。当闹玲时间到蜂鸣器发出音乐，按停止键使可使闹玲声停止。 三、工作原理及设计思路 利用单片机定时器完成计时功能，定时器0计时中断程序每隔5ms中断一次并当作一个计数，每中断一次计数加1，当计数200次时，则表示1s到了，秒变量加1，同理再判断是否1min钟到了，再判断是否1h到了。为了将时间在LED数码管上显示，可采用静态显示法和动态显示法，由于静态显示法需要数据锁存器等较多硬件，可采用动态显示法实现LED显示。 闹铃声由交流蜂鸣器产生，电路如右图，当P1.7输出不同频率的方波，蜂鸣器便会发出不同的声音。 四、电路设计及描述 (1) 硬件连接部分： 在ZKS-03单片机综合实验仪上有四位共阳LED数码管，其标号分别为LED1~LED4。 为了节省MCU的I/O口，采用串行接口方式，它仅占用系统2个I/O口，即P1.0口和P1.1口，一个用作数据线SDA，另一个用作时钟信号线CLK，它们都通过跳线选择器JP1相连。 由于采用共阳LED数码管，它的阴极分别通过限流电阻R20~R27连接到控制KD_0~KD_Q7。这样控制8个发光二极管，就需要8个I/O口。但由于单片机的I/O口资源是有限的，因此常采用实验电路所示的串并转换电路来扩充系统资源。串并转换电路其实质是一个串入并处的移位寄存器，串行数据再同步移位脉冲CLK的作用下经串行数据线SDA把数据移位到KD_0~KD_Q7端，这样仅需2根线就可以分别控制8个

VHDL实验报告

专用集成电路实验报告 13050Z01 1305024237 刘德文

实验一开发平台软件安装与认知实验 实验内容 1、本实验以三线八线译码器（LS74138）为例，在Xilinx ISE 9.2软件平台上完成设计 电路的VHDL文本输入、语法检查、编译、仿真、管脚分配和编程下载等操作。下载芯片选择Xilinx公司的CoolRunner II系列XC2C256-7PQ208作为目标仿真芯片。 2、用1中所设计的的三线八线译码器（LS74138）生成一个LS74138元件，在Xilinx ISE 9.2软件原理图设计平台上完成LS74138元件的调用，用原理图的方法设计三线八线译 码器（LS74138），实现编译，仿真，管脚分配和编程下载等操作。 源程序： library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; -- Uncomment the following lines to use the declarations that are -- provided for instantiating Xilinx primitive components. --library UNISIM; --use UNISIM.VComponents.all; entity ls74138 is Port ( g1 : in std_logic; g2 : in std_logic; inp : in std_logic_vector(2 downto 0); y : out std_logic_vector(7 downto 0)); end ls74138; architecture Behavioral of ls74138 is begin process(g1,g2,inp) begin if((g1 and g2)='1') then case inp is when "000"=>y<="00000001"; when "001"=>y<="00000010";

VHDL课程设计报告---交通灯设计

课程设计 课程名称：交通灯设计. 学院：电气工程学院专业：测仪姓名：学号： 年级：级任课教师： 2012年 1月12日

电气工程学院 课程设计任务书 课题名称：交通灯控制器的设计 专业、班级：测控技术与仪器测仪班 指导教师： 20 年1 月2 日至20 年1 月13 日共2周 指导教师签名： 教研室主任签名： 分管院长签名：

一、课程设计内容 1．学习ALTERA公司的FPGA/CPLD的结构、特点和性能。 2．学习集成开发软件MAX+plus II/Quartus II的使用及设计过程。 3．熟悉EDA工具设计数字电路设计方法，掌握VHDL硬件描述语言设计方法。 4．根据给定题目设计数字电路，来加深对可编程逻辑器件的理解和掌握。 二、课程设计应完成的工作 1．在所选择器件内完成交通灯控制器的设计，要求设计完成后芯片具有交通灯控制器的全部功能、包括显示和操作接口。 2．交通灯控制器要求控制十字路口两道路的交通灯，两道路交替通行，每次通行时间可设定20——60秒之间，每个路口要求有前行、禁止、人行灯。 （根据实际设计进度考虑可以增加左右转向灯，等待和通行时间显示等）。 3．撰写设计说明书一份(不少于2000字)，阐述系统的工作原理，软、硬件设计方法，重点阐述软件思路。说明书应包括封面、任务书、目录、摘要、正文、参考文献(资料)等内容，以及硬件电路综合图和软件程序清单等材料。 注：设计说明书题目字体用小三，黑体，正文字体用五号字，宋体，小标题用四号及小四，宋体，并用A4纸打印。 三、课程设计进程安排

四、设计资料及参考文献 1．康华光主编，《电子技术基础-数字部分》，高等教育出版社，1998。2．谭会生等主编，《EDA技术及应用》，西安电子科技大学出版社，2001 3．潘松等主编，《EDA技术实用教程》，科学出版社，2006 4．雷伏容主编，《VHDL电路设计》，清华大学出版社，2006 5．Charles H.Roth等著，《数字系统设计与VHDL》，电子工业出版社，2008 五、成绩评定综合以下因素： (1) 说明书及设计图纸的质量(占50%)。 (2) 独立工作能力及设计过程的表现(占30%)。 (3) 回答问题的情况(占20%)。 说明书和图纸部分评分分值分布如下：

多功能数字电子钟实验报告

一、设计题目 多功能数字电子钟 二、设计目的 1、掌握数字电路中计数、分频、译码、显示及时钟脉冲振荡器等组合逻辑电路与时序逻辑电路的综合应用。 2、掌握多功能数字钟电路设计方法、装调技术及数字钟的扩展应用。 三、设计内容及要求 1、基本要求 a)准确计时，以数字形式显示时、分、秒的时间； b)小时以24进制，分和秒为60进制； c)具有校时电路 2、设计数字钟的整体电路并画出电路图 3、组装、调试单元电路及整体电路 四、设计过程 1、查阅资料，了解数字钟电路的基本原理并画出原理框图 数字钟电路系统主要由主体电路和扩展电路两大部分组成，其中主体电路完成数字钟的基本功能，扩展电路完成数字钟的扩展功能。振荡器、分频器、计时电路、译码显示电路与校时电路五大部分组成数字钟的整体电路。其中计时电路即为时间的计时，校时电路主要是在时间不准确时调节时间到准确的时间点上。系统组成原理框图如下图1.1所示。 图1.1 数字电子钟原理框图

由以上的原理图可知，本电路主要由振荡器和分频器产生1HZ（即1秒）的秒脉冲，用秒脉冲驱动计数器开始计时。因为每分钟60秒，每小时60分钟，所以应该有24进制的“时计数器”、60进制的“分计数器”、60进制的“秒计数器”。当“秒计数器”计数到59后，下一个脉冲到达时“分计数器”就进1，“分计数器”计数到59后，再来一个脉冲“时计数器”就进1。把秒计数器的输出进行译码、显示时钟秒。分计数器的输出经译码、显示时钟分。时计数器的输出经译码、显示时钟时。例如，当计时到20:59:59时，再来一个脉冲后，就会显示21:00:00。 60进制计数器 其中，“秒”和“分”的计数器都是60进制计数器，由一级十进制计数器和一级六进制计数器级联组成。十进制计数器的复位方法我们平常已经熟悉了（即用74LS90组成：其中R0(1)=R0(2)=R1(1)=R1(2)=0），6进制计数器的复位方法是：当CP输入端输入第六个脉冲时，它的四个触发器输出的状态为“0110”，这时QbQc均为高电平“1”。将它们相“与”（用两级“与非”门，保证复位信号为高电平）后，送到计数器的清除端Cr，使计数器复“0”，从而实现60进制计数。原理图见图1.2。 图1.2 60进制计数器 24进制计数器 24进制计数器由两级十进制计数器级联、“与非门”和“非门”共同组成。原理为：当“时”计数器个位输入端CP脉冲到来第十个触发脉冲时，“时”的个位计数器复“0”，并向“时”的十位进位，在第24个触发脉冲到来时，“时”的个位计数器的四级触发器状态为“0100”，而“时”的十位计数器的状态为“0010”，这时“时”的个位计数器的Qc和“时”的十位计数器的Qb输出为“1”，把它们相“与”经两级反相器反相后，送到“时”计数器的清除端Cr，使计数器复“0”。使计数器复“0”。从而实现了24进制计数。原理图如图1.3所示。 图1.3 24进制计数器

vhdl实验报告--蜂鸣器

VHDL 实验报告 一、实验目的 1、掌握蜂鸣器的使用； 2、通过复杂实验，进一步加深对VHDL语言的掌握程度。 二、实验原理乐曲都是由一连串的音符组成，因此按照乐曲的乐谱依次输出这些音符所对应的频率，就可以在蜂鸣器上连续地发出各个音符的音调。而要准确地演奏出一首乐曲，仅仅让蜂鸣器能够发声是不够的，还必须准确地控制乐曲的节奏，即每个音符的持续时间。由此可见，乐曲中每个音符的发音频率及其持续的时间是乐曲能够连续演奏的两个关键因素。 乐曲的12 平均率规定：每2 个八度音（如简谱中的中音1 与高音1）之间的频率相差1 倍。在2个八度音之间，又可分为12个半音。另外，音符A（简谱中的低音6）的频率为440Hz, 音符B到C之间、E到F之间为半音，其余为全音。由此可以计算出简谱中从低音I至高音1 之间每个音符的频率,如表所示。 音名频率/Hz 音名频率/Hz 音名频率/Hz 低音1 中音1 高音1 低音2 中音2 高音2 低音3 中音3 高音3 低音4 中音4 高音4 低音5 392 中音5 784 高音5 1568 低音6 440 中音6 880 高音6 1760 低音7 中音7 高音7 表简谱音名与频率的对应关系 产生各音符所需的频率可用一分频器实现, 由于各音符对应的频率多为非整数, 而分频系数又不能为小数, 故必须将计算得到的分频数四舍五入取整。若分频器时钟频率过低, 则由于分频系数过小, 四舍五入取整后的误差较大；若时钟频率过高,虽然误差变小,但分频数将变大。实际的设计应综合考虑两方面的因素, 在尽量减小频率误差的前提下取合适的时钟频率。实际上,只要各个音符间的相对频率关系不变,演奏出的乐曲听起来都不会走调。 音符的持续时间须根据乐曲的速度及每个音符的节拍数来确定。因此, 要控制音符的音 长,就必须知道乐曲的速度和每个音符所对应的节拍数, 本例所演奏的乐曲的最短的音符为四分音符,如果将全音符的持续时间设为1s 的话,那么一拍所应该持续的时间为秒,则只需要提供一个4HZ的时钟频率即可产生四分音符的时长。 本例设计的音乐电子琴选取40MHZ的系统时钟频率。在数控分频器模块，首先对时钟频率进行40分频，得到1MHZ的输入频率，然后再次分频得到各音符的频率。由于数控分频器 输出的波形是脉宽极窄的脉冲波, 为了更好的驱动蜂鸣器发声, 在到达蜂鸣器之前需要均衡占空比, 从而生成各音符对应频率的对称方波输出。这个过程实际上进行了一次二分频, 频率变为原来的二分之一即。 因此，分频系数的计算可以按照下面的方法进行。以中音1为例，对应的频率值为 523. 3Hz,它的分频系数应该为： 0.375MHZ 0.375 106 716 523.3 523.3

VHDL课程设计报告

湖南科技大学 信息与电气工程学院 课程设计任务书 20 —20 学年第学期 专业：学号：姓名： 课程设计名称： 设计题目： 完成期限：自年月日至年月日共周设计依据、要求及主要内容（可另加附页）： 指导教师（签字）： 批准日期：年月日

目录 一、摘要 二、VHDL语言介绍 三、设计的目的 四、设计内容 五、电路工作原理 六、主要程序及仿真结果 七、对本次设计的体会和建议 八、参考文献

一、摘要 人类社会已进入到高度发达的信息化社会。信息化社会的发展离不开电子信息产品开发技术、产品品质的提高和进步。电子信息产品随着科学技术的进步，其电子器件和设计方法更新换代的速度日新月异。实现这种进步的主要原因就是电子设计技术和电子制造技术的发展，其核心就是电子设计自动化(EDA，Electronics Design Automation)技术，EDA技术的发展和推广应用又极大地推动了电子信息产业的发展。为保证电子系统设计的速度和质量，适应“第一时间推出产品”的设计要求，EDA技术正逐渐成为不可缺少的一项先进技术和重要工具。目前，在国内电子技术教学和产业界的技术推广中已形成“EDA热”，完全可以说，掌握EDA技术是电子信息类专业学生、工程技术人员所必备的基本能力和技能。EDA技术在电子系统设计领域越来越普及，本设计主要利用VHDL语言设计一个电子数字钟，它的计时周期为24小时，显示满刻度为24时59分59秒。总的程序由几个各具不同功能的单元模块程序拼接而成，其中包括分频程序模块、时分秒计数和设置程序模块、比较器程序模块、三输入数据选择器程序模块、译码显示程序模块和拼接程序模块。并且使用软件进行电路波形仿真。 关键词：数字钟EDA VHDL语言 二、VHDL语言介绍 1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言。自IEEE公布了VHDL的标准版本，IEEE-1076（简称87版)之后，各EDA公司相继推出了自己的VHDL 设计环境，或宣布自己的设计工具可以和VHDL接口。此后VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本，（简称93版）。现在，VHDL和Verilog作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。有专家认为，在新的世纪中，VHDL于Verilog语言将承担起大部分的数字系统设计任务。VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可是部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。 三、设计的目的 本项实验通过六十进制计数器和数字钟的设计与仿真，学习VHDL语言及VHDL文本输入设计方法，编写六十进制计数器和数字钟源程序，应用VMAX+plusII软件进HDL文本输入设计与波形仿真。熟练地运用数字系统的设计方法进行数字系统设计，能进行较复杂的数字系统设计，按要求设计一个数字钟。 四、设计内容 1、60进制计数器计数器 60进制计数器计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。计数器种类很多。按