电子技术-时序逻辑电路的设计

时序逻辑电路设计

引言 人类社会进步，各种仪器测试设备的以电子设备代替成为趋势，各类测试仪器都希望通过电子设备来实现。电子设备在实现相应参数的测量时，具有简单容易操作，而且数据便于计算机处理等优点。目前科技的飞速进展与集成电路的发展应用，有密不可分的关系。十九世纪工业革命主要以机器节省人力，二十世纪的工业的革命则主要以电脑为人脑分劳。而电脑的发展归于集成电路工业。 集成电路是将各种电路器件集成于半导体表面而形成的电路。近年来集成电路几乎成为所有电子产品的心脏。由于集成电路微小化的趋向，使电子产品得以“轻、薄、短、小”。故集成电路工业又称微电子工业。差不多在同时数字计算机的发展提供了应用晶体管的庞大潜在市场。 20世纪90年代以后，电子科学和技术取得了飞速的发展，其标志就是电子计算机的普及和大规模集成电路的广泛应用。在这种情况下，传统的关于数字电路的内容也随之起了很大的变化，在数字电路领域EDA工具已经相当成熟，无论是电路内容结构设计还是电路系统设计，以前的手工设计都被计算机辅助设计或自动设计所取代。 通过长期的学习微电子专业理论知识，我们应该多动手实践把理论知识与实践相结合，加强对理论知识的把握。本文是十进制同步计数器的设计，对十进制同步计数器的设计进行电路原理图设计以及仿真，版图设计，版图验证。 1 设计技术要求 （1）项目名称：十进制同步计数器的设计 （2）使用工艺：2.0um硅栅工艺(tanner)或者1.0um硅栅工艺(cadence) （3）供电电源：5V （4）输入要求：异步清除，CMOS电平 （5）进行原理图设计，并完成电路的仿真 （6）版图设计，完成LVS一致性检验，生成相应的GDSII文档 2 设计构思及理论 2.1 设计思路 十进制同步计数器的设计可以细化成下列步骤： ①建立最简原始状态图。 ②确定触发器级数，进行状态编码。 ③用状态装换卡诺图化简，求状态方程和输出方程。 ④查自启动特性。 ⑤确定触发类型，求驱动方程。 ⑥画逻辑图。

数字电子技术基础实验三 时序电路设计

数字电子技术基础 实验报告 题目：实验三时序电路设计 小组成员： 小组成员：

实验三时序电路设计 一、实验目的 1.熟悉使用QuartusⅡ软件内嵌函数，实现脉冲信号； 2.了解掌握实验开发板上数码管和LED部分 3.强化对74161二进制计数器、7447七段译码器、74194移位寄存器的理解和应用。 二、实验要求 要求1：参照参考内容，用QuartusⅡ软件内嵌函数ipm_counter 实现50M分频，输出频率为1Hz秒脉冲信号，用实验板上绿色LED灯观察。 要求2：参照参考内容中数码管显示控制电路设计方法，用74161二进制计数器、7447七段译码器和若干门电路，用原理图输入方法实现一个七段数码管上显示0、1、2、3、4、5、0、2、4、1、3、5。 要求3：参照参考内容，用74161二进制计数器、74194移位寄存器和若干门电路，用原理图输入方法实现彩灯控制器电路设计。 验收要求：将要求2和要求3同时在电路上实现，验收时能够说明电路设计的原理。 注：如果电脑软件出现Megafunction无法启用，可利用绑定按键开关作为时钟信号，验收时需要演示波形仿真结果。 三、实验设备 （1）电脑一台； （2）数字电路实验箱； （3）数据线一根。 （4）EDO实验开发板一个 四、实验原理 要求1:（1）用QuartusⅡ软件内嵌函数ipm_counter实现50M分频，

输出频率为1Hz秒脉冲信号，并用实验板上绿色LED灯观察。 要求2： （1）74161二进制计数器实现输出序列逻辑；

（2）7447七段译码器驱动七段译码管，共阳极数码管显示； （3）经过卡诺图化简实现码制转换所需序列； 要求3： （1）74161二进制计数器实现输出序列逻辑，同上； （2）四位双向移位寄存器，具有左移，右移、保持、等功能。

数字电路时序分析.pdf

数字电路时序分析 1数字电路时序分析 前面介绍了对器件之间的互连系统进行建模所需要的知识，包括对信号完整性的详细分析并估算了由于非理想因素引起的时序变化。但是要正确设计一个数字系统还需要使系统中器件之间可以互相通信，涉及到的内容主要是设计正确的时序，保证器件的时钟/锁存信号与数据信号之间保证正确的时序关系，满足接收端要求的最小建立和保持时间，使得数据可以被正确的锁存。 在本章中将会介绍共用时钟总线（common-clock）和源同步总线（source synchronous）的基本的时序方程。设计者可以利用时序方程来跟踪分析影响系统性能的有时序要求的器件，设置设计目标，计算最大的总线频率和时序裕量。 1.1. 共用时钟定时（common-clock timing） 在共用时钟总线中，总线上的驱动端和接收端共享同一个时钟。图8.1为一个共用时钟总线的例子，是处理器与外围芯片之间的总线接口，由处理器向外围芯片发送数据。图中还示出了位于每一个输入输出单元（I/O cell）的内部锁存器。完成一次数据传输需要两个时钟脉冲，一个用于将数据锁存到驱动端触发器，另一个用于将数据锁存到接收端触发器。整个数据传输过程分为以下几个步骤： 图8.1 共用时钟总线示意图 a．处理器内核产生驱动端触发器的有效输入D p。

b．系统时钟（clk in）的边沿1由时钟缓冲器输出并沿着传输线传播到处理器用于将驱动端触发器的输入（D p）锁存到输出（Q p）。 c．信号Q p沿着传输线传播到接收端触发器的输入（D c），并由第二个时钟边沿锁存。这样有效数据就在外围信号的内核产生了。 基于前面对数据传输过程的分析，可以得到一些基本的结论。首先，电路和传输线的延时必须小于时钟周期，这是因为信号每次从一个器件传播到另一个器件需要两个时钟周期：第一个周期——驱动端触发器将数据锁存到输出（Qp），第二个周期——接收端触发器将输入数据锁存到芯片内核。由电路和PCB走线引起的总延时必须小于一个时钟周期，这一结论限制了共用时钟总线的最高理论工作频率，因此设计一个共用时钟总线时必须考虑每部分的延时，满足接收端的建立和保持时间（建立和保持时间是为了保证能够正确地锁存数据，数据应该在时钟边沿来到之前和之后必须保持稳定的最小时间，这两个条件必须满足）。 1.1.1.共用时钟总线的时序方程 图8.2的时序图用于推导共用时钟总线的时序方程，每个箭头都表示系统中的一个延时，并在图8.1中已表示出来。实线表示的定时回路（timing loop）可用于推导建立时间时序裕量的计算公式，虚线表示的定时回路可用于推导保持时间时序裕量的计算公式。下面会介绍如何使用定时回路来得到时序方程。 图8.2 共用时钟总线的时序图 时延分为三个部分：T co、飞行时间（flight time）和时钟抖动。T co为时钟有效到数据输出有效的时间；飞行时间（T flt）是指PCB上传输线的延时；时钟抖动

电子技术基础复习题-时序逻辑电路

《电子技术基础》复习题 时序逻辑电路 一、填空题: 1.具有“置0”、“置1”、“保持”和“计数功能”的触发器是（） 2.触发器有门电路构成，但它不同门电路功能，主要特点是：（） 型触发器的直接置0端Rd、置1端Sd的正确用法是（） 4.按触发方式双稳态触发器分为：（） 5.时序电路可以由（）组成 6.时序电路输出状态的改变（） 7.通常寄存器应具有（）功能 8.通常计数器应具有（）功能 9. M进制计数器的状态转换的特点是设初态后，每来（）个CP时，计数器又重回初态。 10.欲构成能记最大十进制数为999的计数器，至少需要（）个双稳触发器。 11. 同步时序逻辑电路中所有触发器的时钟端应（）。 二、选择题: 1.计数器在电路组成上的特点是（） a)有CP输入端，无数码输入端 b) 有CP输入端和数码输入端 c) 无CP输入端，有数码输入端 2.按各触发器的状态转换与CP的关系分类，计数器可分为（）计数器。 a）加法、减法和加减可逆 b）同步和异步 c）二、十和M进制 3. 按计数器的状态变换的规律分类，计数器可分为（）计数器。 a）加法、减法和加减可逆 b）同步和异步 c）二、十和M进制 4 按计数器的进位制分类，计数器可分为（）计数器。 a）加法、减法和加减可逆 b）同步和异步 c）二、十和M进制 5. n位二进制加法计数器有（）个状态，最大计数值是（）。 a）2n-1 b）2n c）2n-1 6.分析时序逻辑电路的状态表，可知它是一只（）。 (a) 二进制计数器(b)六进制计数(c) 五进制计数器 7. 分析如图所示计数器的波形图，可知它是一只（）。 (a) 六进制计数器(b) 七进制计数器(c) 八进制计数器 8、逻辑电路如图所示，当A=“0”，B=“1”时，C脉冲来到后JK触发器（）。 (a) 具有计数功能(b) 保持原状态(c) 置“0” (d) 置“1”

电子技术——几种常用的时序逻辑电路习题及答案

第七章 几种常用的时序逻辑电路 一、填空题 1.（9-1易）与组合逻辑电路不同，时序逻辑电路的特点是：任何时刻的输出信号不仅与____________有关，还与____________有关，是______（a.有记忆性b.无记忆性）逻辑电路。 2.（9-1易）触发器是数字电路中______（a.有记忆b.非记忆）的基本逻辑单元。 3.（9-1易）在外加输入信号作用下，触发器可从一种稳定状态转换为另一种稳定状态，信号终止，稳态_________（a.不能保持下去 b. 仍能保持下去）。 4.（9-1中）JK 触发器是________（a.CP 为1有效b.CP 边沿有效）。 5.（9-1易）1n n n Q JQ KQ +=+是_______触发器的特性方程。 6.（9-1中）1n n Q S RQ +=+是________触发器的特性方程，其约束条件为___________。 7.（9-1易）1n n n Q TQ TQ +=+是_____触发器的特征方程。 8. （9-1中）在T 触发器中，若使T=____，则每输入一个CP ，触发器状态就翻转一次，这种具有翻转功能的触发器称为'T 触发器，它的特征方程是________________。 9.（9-1难）我们可以用JK 触发器转换成其他逻辑功能触发器，令 __________________，即转换成T 触发器；令_______________， 即转换为'T 触发器；令________________，即转换成D 触发器。 10.（9-1难）我们可以用D 触发器转换成其他逻辑功能触发器，令 __________________，即转换成T 触发器；令_______________， 即转换为'T 触发器。

数字电路实验八同步时序电路逻辑的设计

实验报告 课程名称：数字电路实验第8 次实验实验名称：同步时序电路逻辑设计 实验时间：2012 年 5 月29 日 实验地点：组号 学号： 姓名： 指导教师：评定成绩：

《数字电路与系统设计》实验指导书 1 一、实验目的： 1．掌握同步时序电路逻辑设计过程。 2．掌握实验测试所设计电路的逻辑功能。 3．学习EDA软件的使用。 二、实验仪器： 三、实验原理： 同步时序电路逻辑设计过程方框图如图8-1所示。

《数字电路与系统设计》实验指导书 2 图8-1 其主要步骤有： 1．确定状态转移图或状态转移表 根据设计要求写出状态说明，列出状态转移图或状态转移表，这是整个逻辑设计中最困难的一步，设计者必须对所需要解决的问题有较深入的理解，并且掌握一定的设计经验和技巧，才能描绘出一个完整的、较简单的状态转移图或状态转移表。 2．状态化简 将原始状态转移图或原始状态转移表中的多余状态消去，以得到最简状态转移图或状态转移表，这样所需的元器件也最少。 3．状态分配 这是用二进制码对状态进行编码的过程，状态数确定以后，电路的记忆元件数目也确定了，但是状态分配方式不同也会影响电路的复杂程度。状态分配是否合理需经过实践检验，因此往往需要用不同的编码进行尝试，以确定最合理的方案。 4．选择触发器 通常可以根据实验室所提供的触发器类型，选定一种触发器来进行设计，因为同步时序电路触发器状态更新与时钟脉冲同步，所以在设计时应尽量采用同一类型的触发器。选定触发器后，则可根据状态转移真值表和触发器的真值表作出触发器的控制输入函数的卡诺图，然后求得各触发器的控制输入方程和电路的输出方程。 5．排除孤立状态 理论上完成电路的设计后，还需检查电路有否未指定状态，若有未指定状态，则必须检查未指定状态是否有孤立状态，即无循环状态，如果未指定状态中有孤立状态存在，应采取措施排除，以保证电路具有自启动性能。 经过上述设计过程，画出电路图，最后还必须用实验方法对电路的逻辑功能进行验证，如有问题，再作必要的修改。时序电路的功能测试可以用静态和动态两种方法进行，静态测试由逻辑开关或数据开关提供输入信号，测试各级输出状态随输入信号变化的情况，可用指示灯观察，用状态转移真值表或功能表来描述。动态测试是在方波信号的作用下，确定各输出端输出信号与输入信号之间的时序图，可用示波器观察波形。 在实际的逻辑电路设计中，以上的设计过程往往不能一次性通过，要反复经过许多次仿真和调试，才能符合设计要求，既费时费力，又提高了产品的成本，而且，随着电路的复杂化，受工作场所及仪器设备等因素的限制，许多试验不能进行。为了解决这些问题，很多国内外的电子设计公司于20世纪80年代末、90年代初，推出了专门用于电子线路仿真和设计

时序逻辑电路51时序逻辑电路的基本概念1时序逻辑电路

第5章时序逻辑电路 5.1 时序逻辑电路的基本概念 1.时序逻辑电路的结构及特点 时序逻辑电路在任何时刻的输出状态不仅取决于当时的输入信号，还与电路的原状态有关，触发器就是最简单的时序逻辑电路，时序逻辑电路中必须含有存储电路。时序电路的基本结构如图 5.1 所示，它由组合电路和存储电路两部分组成。 图5.1 时序逻辑电路框图 时序逻辑电路具有以下特点： （1）时序逻辑电路通常包含组合电路和存储电路两个组成部分，而存储电路要记忆给定时刻前的输入输出信号，是必不可少的。 （2）时序逻辑电路中存在反馈，存储电路的输出状态必须反馈到组合电路的输入端，与输入信号一起，共同决定组合逻辑电路的输出。 2.时序逻辑电路的分类 （1）按时钟输入方式 时序电路按照时钟输入方式分为同步时序电路和异步时序电路两大类。同步时序电路中，各触发器受同一时钟控制，其状态转换与所加的时钟脉冲信号都是同步的；异步时序电路中，各触发器的时钟不同，电路状态的转换有先有后。同步时序电路较复杂，其速度高于异步时序电路。 （2）按输出信号的特点 根据输出信号的特点可将时序电路分为米里（Mealy）型和摩尔（Moore）型两类。米里型电路的外部输出Z既与触发器的状态Q n有关，又与外部输入X有

关。而摩尔型电路的外部输出Z仅与触发器的状态Q n有关，而与外部输入X无关。 （3）按逻辑功能 时序逻辑电路按逻辑功能可划分为寄存器、锁存器、移位寄存器、计数器和节拍发生器等。 3.时序逻辑电路的逻辑功能描述方法 描述一个时序电路的逻辑功能可以采用逻辑方程组（驱动方程、输出方程、状态方程）、状态表、状态图、时序图等方法。这些方法可以相互转换，而且都是分析和设计时序电路的基本工具。 5.2 时序逻辑电路的分析方法和设计方法 1.时序逻辑电路的分析步骤 （1）首先确定是同步还是异步。若是异步，须写出各触发器的时钟方程。（2）写驱动方程。 （3）写状态方程（或次态方程）。 （4）写输出方程。若电路由外部输出，要写出这些输出的逻辑表达式，即输出方程。 （5）列状态表 （6）画状态图和时序图。 （7）检查电路能否自启动并说明其逻辑功能。 5.2.1 同步时序逻辑电路的设计方法 1.同步时序逻辑电路的设计步骤 设计同步时序电路的一般过程如图5.10所示。 图5.10 同步时序电路的设计过程

时序逻辑电路练习题90281

一、填空题 1. 基本RS触发器，当R、S都接高电平时，该触发器具有____ ___功能。 2．D 触发器的特性方程为___ ；J-K 触发器的特性方程为______。 3．T触发器的特性方程为。 4．仅具有“置0”、“置1”功能的触发器叫。 5．时钟有效边沿到来时，输出状态和输入信号相同的触发器叫____ _____。 6. 若D 触发器的D 端连在Q端上，经100 个脉冲作用后，其次态为0，则现态应 为。 7．JK触发器J与K相接作为一个输入时相当于触发器。 8. 触发器有个稳定状态，它可以记录位二进制码，存储8 位二进制信息 需要个触发器。 9．时序电路的次态输出不仅与即时输入有关，而且还与有关。 10. 时序逻辑电路一般由和两部分组成的。 11. 计数器按内部各触发器的动作步调，可分为___ ___计数器和____ __计数器。 12. 按进位体制的不同，计数器可分为计数器和计数器两类；按计数过 程中数字增减趋势的不同，计数器可分为计数器、计数器和计数器。13．要构成五进制计数器，至少需要级触发器。 14．设集成十进制（默认为8421码）加法计数器的初态为Q4Q3Q2Q1＝1001，则 经过5个CP脉冲以后计数器的状态为。 15．将某时钟频率为32MHz的CP变为4MHz的CP，需要个二进制计数器。 16. 在各种寄存器中，存放N 位二进制数码需要个触发器。 17. 有一个移位寄存器，高位在左，低位在右，欲将存放在该移位寄存器中的二 进制数乘上十进制数4，则需将该移位寄存器中的数移位，需要 个移位脉冲。 18．某单稳态触发器在无外触发信号时输出为0态，在外加触发信号时，输出跳 变为1态，因此其稳态为态，暂稳态为态。 19．单稳态触发器有___ _个稳定状态，多谐振荡器有_ ___个稳定状态。 20．单稳态触发器在外加触发信号作用下能够由状态翻转到状 态。 21．集成单稳态触发器的暂稳维持时间取决于。 22. 多谐振荡器的振荡周期为T=tw1+tw2，其中tw1为正脉冲宽度，tw2为负脉冲 宽度，则占空比应为____ ___。 23．施密特触发器有____个阈值电压，分别称作___ _____ 和___ _____ 。 24．触发器能将缓慢变化的非矩形脉冲变换成边沿陡峭的矩形脉冲。 25．施密特触发器常用于波形的与。 二、选择题 1. R-S型触发器不具有( )功能。 A. 保持 B. 翻转 C. 置1 D. 置0 2. 触发器的空翻现象是指（） A.一个时钟脉冲期间，触发器没有翻转 B.一个时钟脉冲期间，触发器只翻转一次 C.一个时钟脉冲期间，触发器发生多次翻转 D.每来2个时钟脉冲，触发器才翻转一次 3. 欲得到D触发器的功能，以下诸图中唯有图（A）是正确的。

时序逻辑电路的组成及分析方法案例说明

时序逻辑电路的组成及分析方法案例说明 一、时序逻辑电路的组成 时序逻辑电路由组合逻辑电路和存储电路两部分组成，结构框图如图5-1所示。图中外部输入信号用X （x 1，x 2，… ，x n ）表示；电路的输出信号用Y （y 1，y 2，… ，y m ）表示；存储电路的输入信号用Z （z 1，z 2，… ，z k ）表示；存储电路的输出信号和组合逻辑电路的内部输入信号用Q （q 1，q 2，… ，q j ）表示。 x x y 1 y m 图8.38 时序逻辑电路的结构框图 可见，为了实现时序逻辑电路的逻辑功能，电路中必须包含存储电路，而且存储电路的输出还必须反馈到输入端，与外部输入信号一起决定电路的输出状态。存储电路通常由触发器组成。 2、时序逻辑电路逻辑功能的描述方法 用于描述触发器逻辑功能的各种方法，一般也适用于描述时序逻辑电路的逻辑功能，主要有以下几种。 （1）逻辑表达式 图8.3中的几种信号之间的逻辑关系可用下列逻辑表达式来描述： Y =F (X ，Q n ) Z =G (X ，Q n ) Q n +1=H (Z ，Q n ) 它们依次为输出方程、状态方程和存储电路的驱动方程。由逻辑表达式可见电路的输出Y 不仅与当时的输入X 有关，而且与存储电路的状态Q n 有关。 （2）状态转换真值表 状态转换真值表反映了时序逻辑电路的输出Y 、次态Q n +1与其输入X 、现态Q n 的对应关系，又称状态转换表。状态转换表可由逻辑表达式获得。 （3）状态转换图

状态转换图又称状态图，是状态转换表的图形表示，它反映了时序逻辑电路状态的转换与输入、输出取值的规律。 （4）波形图 波形图又称为时序图，是电路在时钟脉冲序列CP的作用下，电路的状态、输出随时间变化的波形。应用波形图，便于通过实验的方法检查时序逻辑电路的逻辑功能。 二、时序逻辑电路的分析方法 1.时序逻辑电路的分类 时序逻辑电路按存储电路中的触发器是否同时动作分为同步时序逻辑电路和异步时序逻辑电路两种。在同步时序逻辑电路中，所有的触发器都由同一个时钟脉冲CP控制，状态变化同时进行。而在异步时序逻辑电路中，各触发器没有统一的时钟脉冲信号，状态变化不是同时发生的，而是有先有后。 2.时序逻辑电路的分析步骤 分析时序逻辑电路就是找出给定时序逻辑电路的逻辑功能和工作特点。分析同步时序逻辑电路时可不考虑时钟，分析步骤如下： （1）根据给定电路写出其时钟方程、驱动方程、输出方程； （2）将各驱动方程代入相应触发器的特性方程，得出与电路相一致的状态方程。 （3）进行状态计算。把电路的输入和现态各种可能取值组合代入状态方程和输出方程进行计算，得到相应的次态和输出。 （4）列状态转换表。画状态图或时序图。 （5）用文字描述电路的逻辑功能。 3.案例分析 分析图8.39所示时序逻辑电路的逻辑功能。 图8.39 逻辑电路 解:该时序电路的存储电路由一个主从JK触发器和一个T触发器构成，受统一的时钟CP控制，为同步时序逻辑电路。T触发器T端悬空相当于置1。 （1）列逻辑表达式。 输出方程及触发器的驱动方程分别为

时序逻辑电路的设计方法

5.2 时序逻辑电路的设计方法 本次重点内容： 1、同步时序逻辑电路的设计方法。 2、异步时序逻辑电路的设计方法。 教学过程 5.2.1 同步时序逻辑电路的设计 一、同步时序逻辑电路的设计方法 设计关键：根据设计要求→确定状态转换的规律→求出各触发器的驱动方程。 设计步骤：（先简单介绍，通过以下的举例后，再进行总结，特别再点出设计关键）1．根据设计要求，设定状态，确定触发器数目和类型。画出状态转换图。 2．状态化简 前提：保证满足逻辑功能要求。 方法：将等价状态（多余的重复状态）合并为一个状态。 3．状态分配，列出状态转换编码表 通常采用自然二进制数进行编码。N为电路的状态数。 每个触发器表示一位二进制数，因此，触发器的数目n可按下式确定 2n≥N>2n–1 4．画状态转换卡诺图，求出状态方程、输出方程 选择触发器的类型（一般可选JKF/F或DF/F，由于JK触发器使用比较灵活，因此，在设计中多选用JK触发器。）将状态方程和触发器的特性方程进行比较→驱动方程。 5．根据驱动方程和输出方程画逻辑图。 6．检查电路有无自启动能力。 如设计的电路存在无效状态时，应检查电路进入无效状态后，能否在时钟脉冲作用下自动返回有效状态工作。如能回到有效状态，则电路有自启动能力；如不能，则需修改设计，使电路具有自启动能力。 二、同步时序逻辑电路的设计举例 [例1] 试设计一个同步七进制加法计数器。

解：设计步骤 （1）根据设计要求，设定状态，画状态转换图。 七进制→7个状态→用S0，S1，…，S6表示 状态转换图如下所示： （2）状态化简。 本例中7个状态都是有效状态。 （3）状态分配，列状态转换编码表。 根据式2n≥N>2n–1，→ N＝7，n＝3，即采用三个触发器。 选用三位自然二进制加法计数编码→列出状态转换编码表。 （4）选择触发器的类型，求出状态方程，驱动方程和输出方程。根据状态转换编码表→得到各触发器次态和输出函数的卡诺图。得 输出方程为： Y= Q2n Q1n

实验二 时序逻辑电路的设计[1]

实验二 时序逻辑电路的设计 一、实验目的： 1、 掌握时序逻辑电路的分析方法。 2、 掌握VHDL 设计常用时序逻辑电路的方法。 3、 掌握时序逻辑电路的测试方法。 4、 掌握层次电路设计方法。 5、 理解时序逻辑电路的特点。 二、实验的硬件要求： 1、 EDA/SOPC 实验箱。 2、 计算机。 三、实验原理 1、时序逻辑电路的定义 数字逻辑电路可分为两类：组合逻辑电路和时序逻辑电路。组合逻辑电路中不包含记忆单元（触发器、锁存器等），主要由逻辑门电路构成，电路在任何时刻的输出只和当前时刻的输入有关，而与以前的输入无关。时序电路则是指包含了记忆单元的逻辑电路，其输出不仅跟当前电路的输入有关，还和输入信号作用前电路的状态有关。 2、同步时序逻辑电路的设计方法 同步时序逻辑电路的设计是分析的逆过程,其任务是根据实际逻辑问题的要求，设计出能实现给定逻辑功能的电路。同步时序电路的设计过程： （1）根据给定的逻辑功能建立原始状态图和原始状态表。 ①明确电路的输入条件和相应的输出要求，分别确定输入变量和输出变量的数目和符号； ②找出所有可能的状态和状态转换之间的关系； ③根据原始状态图建立原始状态表； （2）状态化简---求出最简状态图。 合并等价状态，消去多余状态的过程称为状态化简。 等价状态：在相同的输入下有相同的输出，并转换到同一个次态去的两个状态称为等价状态。 （3）状态编码（状态分配）。 给每个状态赋以二进制代码的过程。 根据状态数确定触发器的个数，n n M 221-≤∠（M 为状态数；n 为触发器的个数）。 （4）选择触发器的类型。 （5）求出电路的激励方程和输出方程。 （6）画出逻辑图并检查自启动能力。 3、时序逻辑电路的特点及设计时的注意事项 ①时序逻辑电路与组合逻辑电路相比，输出会延时一个时钟周期。 ②时序逻辑电路一般容易消除“毛刺”。 ③用VHDL 描述时序逻辑电路时，一般只需将时钟信号和异步控制（如异步复位）信号作为敏感信号。

时序逻辑电路分析举例

时序逻辑电路分析例题 1、 分析下图时序逻辑电路。 解： 1、列出驱动方程：111==K J 1//122Q A AQ K J +== 2、列出状态方程： 将驱动方程代入JK 触发器的特性方程Q K JQ Q //*+=得： /1*1Q Q = 212/1//21//2/1*2Q AQ Q Q A Q Q A Q AQ Q +++= 3、列出输出方程： 21//2/1Q Q A Q AQ Y += 4、列出状态转换表： （1）当A=1时： 根据：/1*1Q Q =；21/2/1*2Q Q Q Q Q +=；/ 2/1Q Q Y =得：

（2）当A=0时： 根据：/1*1Q Q =；2/1/21*2 Q Q Q Q Q +=；21Q Q Y =得： 5、画状态转换图： 6、说明电路实现的逻辑功能： 此电路是一个可逆4进制（二位二进制）计数器，CLK 是计数脉冲输入端，A 是加减控制端，Y 是进位和借位输出端。当控制输入端A 为低电平0时，对输入的脉冲进行加法计数，计满4个脉冲，Y 输出端输出一个高电平进位信号。当控制输入端A 为高电平1时，对输入的脉冲进行减法计数，计满4个脉冲，Y 输出端输出一个高电平借位信号。 2、如图所示时序逻辑电路，试写出驱动方程、状态方程，画出状态图，说明该电路的功能。

()()n n n n n n n n n n n n n n Q XQ Q Q X Q Q X Q Q Q X Q Q X Q Q X Q 0 1 1 1 1 010110 11+=⊕=+=⊕=++ 输出方程 ()01Q Q X Z ⊕= 1、 状态转换表，如表所示。状态转换图，略。 CP X Z

时序逻辑电路设计题

第1题： 设计一个串行数据检测器，对它的要求是：连续输入3个或3个以上的1时输出为1，其他输入情况下输出为0。 答案 输入数据作为输入变量，用X 表示；检测结果为输出变量，用Y 表示。 设电路没有输入1以前的状态为0S ,输入一个1状态为1S ，连续输入两个1后的状态为2S ，连续输入3个1以后的状态为3S 。状态转换图为： 求得触发器的输入方程为：X K XQ J ==101; 1;010==K Q X J 输出方程：1XQ Y = 画出逻辑图 第2题： 试用JK 触发器和门电路设计一个同步七进制计数器。 答案 因为七进制计数器需要有7个不同的状态，所以需要用三个触发器组成。根据题目要求画出状态转换图： 卡诺图为：

从卡诺图得到的状态方程为： 驱动方程为： 设计得到的逻辑电路图为： 第3题：设计一“011”序列检测器，每当输入011码时，对应最后一个1，电路输出为1。答案 画出原始状态图（或称转移图） 输入端X：输入一串行随机信号 输出端Z：当X出现011序列时，Z=1；否则Z=0

选用T 触发器 表达式为： T 触发器的驱动方程为： 第4题： 用JK 触发器设计时序逻辑电路，状态表如下所示： n n Q Q 01 Y Q Q n n /1 11++ A=0 A=1 00 01/0 11/0 01 10/0 00/0 10 11/0 01/0 11 00/1 10/1 答案 所要设计的电路由4个状态，需要用两个JK 触发器实现，求得JK 触发器的激励方程为：100==K J 011Q A K J ⊕== 输出方程：01Q Q Y = 由输出方程和激励方程画电路 A B C D 1/0 0/0 0/0 1/1 0/0 0/0 1/0 1/0 011XQ Q T +=000XQ Q X T +=0 1Q XQ Z =011XQ Q T +=0 00XQ Q X T +=0 1Q XQ Z =

电子技术时序逻辑电路

1.已知逻辑电路畋及C 脉冲的波形，试画出各触发器输出Q 0，Q 1，Q 2，Q 3的波形 （Q 0，Q 1，Q 2，Q 3初始状态为“1010”）。 Q 1 C Q 3Q 2 Q 答案： Q 1 C Q 2 Q Q 3 2.已知逻辑电路图及C 脉冲的波形，试写出各触发器J ，K 端的逻辑式并列出各Q 的状态表 （设Q 0，Q 1，Q 2初始状态均为“0”）。 C 答案 逻辑式:J Q Q 012=，K J 0111==，K Q J Q 10 21==，K 21= 状态表：

3.逻辑电路图如图所示，各触发器的初始状态为“0”，已知C 脉冲的波形，试画出输出Q 0， Q 1，Q 2的波形。 C Q 0Q 1 Q 2 答案 "0" C Q 0Q 1 "0" Q 2 4．逻辑电路如图所示，各触发器的初始状态为“0”，试根据C 脉冲的波形，画出输出Q 0， Q 1，Q 2的波形。 C Q 0Q 1 Q 2 答案

C Q 0Q 1 Q 2 "0" 5.逻辑电路图如图所示，试写出各触发J ，K 的逻辑式，并画出输出Q 0，Q 1和Z 的波形（设 Q 0，Q 1初始状态均为“0”）。 答案： J K Q J Q K Q 00110 11====1 Q 0Q 1 Z C 6.已知逻辑电路图和C 脉冲的波形，试画出输出Q 0，Q 1及F 的波形（设Q 0，Q 1初始状态均 为“0”）。

Q 0Q 1 C F 答案： Q 0 Q 1 C F 7逻辑电路如图所示，试写出逻辑式，列出状态表，并说明它是什么逻辑部件。 A B 答案： S A B A B C AB =+= 8当输入A 和B 同为“1”或同为“0”时，输出为“1”。当A 和B 状态不同时，输出为“0”，试列出状态表并写出相应的逻辑式，用“与非”门实现之，画出其逻辑图。 答案： 状态表

时序逻辑电路设计

时序逻辑电路的设计 一、实验目的 1. 熟悉集成计数器的逻辑功能和各控制端的作用。 2. 掌握计数器的使用方法。 3. 掌握任意进制计数器的设计方法。 4. 了解8421BCD和5421BCD的编码规则。 二、实验器材 集成计数器74LS90、四2输入与非门74LS00、双4输入与非门74LS20、四异或门74LS86、六非门74LS04、显示译码器7447/7448、七段数码管 三、实验任务及要求 1. 设计要求 （1）用1片74LS90和1片与非门设计一个5进制计数器。 （2）用2片74LS90和1片与非门设计一个四十以内（十以上）的任意进制计数器。 2.实验内容 （1）测试所用芯片74LS90的逻辑功能（置0、置9、8421BCD计数输出功能）。（2）组装所设计的时序逻辑电路，并验证其功能是否正确。 提示：计数器的状态输出端分别接在实验箱上的显示译码器的输入端，用七段数码管显示计数状态值。CP接实验箱上的可调连续脉冲。 四、实验原理 1. 74LS90的逻辑功能

74LS90是二－五－十进制异步计数器。 （1）R9(1)=R9(2)=“1”，Q3Q2Q1Q0=1001，置9； （2）R0(1)=R0(2)=“1”，R9(1)‖R9(2)=“0”，Q3Q2Q1Q0=0000,置0； （3）计数脉冲由CP0端输入，输出由Q0端引出，即得二进制计数器； （4）计数脉冲由CP1端输入，输出由Q3,Q2,Q1端引出，即得五进制计数器；（5）将Q0和CP1相连，计数脉冲由CP0端输入，输出由Q3,Q2,Q1,Q0端引出，即得8421BCD码十进制计数器； 2. 时序逻辑电路的基本设计方法 Step 1：明确设计电路功能，作出基于功能涉及到的所有编码排序的状态转换图；Step 2：判断电路是否有输入或输出变量，并根据状态转换图画出状态转换表； Step 3：根据状态转换表，分离出各触发器输出量Q 0~Q m （m=1、2、3…）、输出 变量Y的卡诺图并化简，得到各个触发器的状态方程；

时序逻辑电路的设计

时序逻辑电路的设计 班级 姓名 学号

实验四时序逻辑电路的设计 一、实验目的 1. 学习时序逻辑电路的分析方法和设计方法。 2. 熟悉并掌握利用中小规模芯片实现时序逻辑电路的方法。 3. 提高调试数字电路的能力。 二、实验任务 利用实验盒中的计数器芯片74LS90、74LS161及其他器件设计并实现一个数字钟电路，具体要求如下： 1. 时间显示范围00:00～11:59； 2. 任何时刻可实现手动清零； 3. 实现整点报时功能，声响从54 分起、整点止，并要求报时声音清晰响亮。选择 学习机上的脉冲源做时钟信号；数码管LED4～LED1 显示小时和分钟；蜂鸣器做整点报时。 三、提高任务 1. 为数字钟电路设计对表调时功能。用学习机右侧数字键盘中的“START”按键作为 调时脉冲输入，其内部电路见图1。 图1 学习机上“START”按键的内部电路 2. 为数字钟电路设计一个上电自动清零电路，即通电后从00:00 开始计时。 四、实验说明 1. 了解芯片的引脚排列，特别注意74LS90 的电源和地引脚编号与其他芯片不同。 2. 学习机上的蜂鸣器BDC 为直流蜂鸣器：工作电压为3～12V 的直流电压。蜂鸣器 的工作电流约8～15mA。若门电路不能直接驱动蜂鸣器，可搭建图2 驱动电路。

图 2(a) 9011 引脚图 图 2（b ）驱动电路 3. 学习机上的带译码器数码管 LED1～LED3 用作数字 钟的分个位、分十位和小时个位的显示。 不带译码器 LED4 作为小时的十位数字显示。小时十 位只需显示数字“0”和“1”，建议用图 4 电路连接方式 实现。其中： （1） 数码管公共端“com ”接学习机中的地“GND ”； （2） 数码管的b 、c 段接学习机中的5V ； （3） 数码管的a 、d 、e 和f 四段相互连接后，接到数字钟小时十位的输出端。 五、电路设计 1. 设计思路及工作原理 首先实现计时功能，分为分钟模块和小时模块，分钟模块用2片74LS90构成，其中一片接成十进制，输出端接到数码管上显示分钟的个位，并向下一级给出进位信号，另一片接成六进制，输出接到数码管上显示分钟的十位，并向下一级给出进位信号。小时模块用一片74LS161构成，由于小时的输出非一般，所以需要经过一系列门电路。 其次实现清零功能，由于3个芯片均有异步清零端，但有的为高电平，有的为低电平，所以只需将清零信号及反相后的信号分别接在清零端就行。 然后实现报时功能，只需将两片74LS90的输出端经过几个门电路即可实现54~59给出高电平。 再实现上电清零功能，只需在清零的开关和地之间并一个电容就行，这样上电后清零端给出低电平。 最后实现调时功能，加上一个控制电路很容易实现调时，但是也会出现思考题3中出现的问题，解决方案见下。 2. 电路性能测试结果。 能有效计时、报时、清零、调时，实现了要求的功能。 图 4 LED4 的连接图 3. 在实验中遇到的问题及解决方法。 主要问题有两个：一是调时时按一下跳很多次，开始时考虑的解决方法是仿照上电清零，在开关两端加电容，但是把实验盒中的电容用了个遍也没有解决问题，后来突然一下才想到可以用D 触发器的；二是开始时加上了蜂鸣器的驱动电路，后来发现其实芯片输出的电流是可以直接驱动蜂鸣器的。 4. 此次实验的收获。 学会了时序电路的设计和调试方法。

时序逻辑电路应用举例

时序逻辑电路应用举例 1 抢答器 在智力竞赛中，参赛者通过抢先按动按钮，取得答题权。图1是由4个D触发器和2个“与非”门、1个“非”门等组成的4人抢答电路。抢答前，主持人按下复位按钮SB，4个D触发器全部清0，4个发光二极管均不亮，“与非”门G1输出为0，三极管截止，扬声器不发声。同时，G2输出为1，时钟信号CP经G3送入触发器的时钟控制端。此时，抢答按钮SB1~SB4未被按下，均为低电平，4个D 触发器输入的全是0，保持0状态不变。时钟信号CP可用555定时器组成多谐振荡器的输出。 当抢答按钮SB1~SB4中有一个被按下时，相应的D触发器输出为1，相应的发光二极管亮，同时，G1输出为1，使扬声器响，表示抢答成功，另外G1输出经G2反相后，关闭G3，封锁时钟信号CP，此时，各触发器的时钟控制端均为1，如果再有按钮被按下，就不起作用了，触发器的状态也不会改变。抢答完毕，复位清零，准备下次抢答。图1四人抢答器

2。八路彩灯控制器 八路彩灯控制器由编码器、驱动器和显示器（彩灯）组成，编码器根据彩灯显示的花型按节拍送出八位状态编码信号，通过驱动器使彩灯点亮、熄灭。图2给出的八路彩灯控制器电路图中，编码器用两片双向移位寄存器74LS194实现，接成自启动脉冲分配器（扭环形计数器），其中D1为左移方式，D2为右移方式。驱动器电路如图3，当寄存器输出Q为高电平时，三极管T导通，继电器K通电，其动合触点闭合，彩灯亮；当Q为低电平时，三极管截止，继电器复位，彩灯灭。 图2 八路彩灯控制器电路

工作时，先用负脉冲清零，使寄存器输出全部为0，然后在节拍脉冲（可由555定时器构成的多谐振荡器输出）的控制下，寄存器的各个输出Q按下表所示的状态变化，每8个节拍重复一次。这里假定8路彩灯的花型是：由中间向两边对称地逐次点亮，全亮后，再由中间向两边逐次熄灭。 图3 驱动器电路 寄存器输出状态

阎石《数字电子技术基础》(第5版)(课后习题 时序逻辑电路)【圣才出品】

第6章　时序逻辑电路 6.1 分析图6-1时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图和时序图。 图6-1 解：电路的驱动方程为 12121211 J Q ', K J Q ,K ====将驱动方程代入JK 触发器的特性方程''Q JQ K Q *=+，可得 电路的状态方程为 12111212n n Q Q 'Q ',Q Q Q ' ++= =电路的输出方程为 2 Y Q =因此，可画出状态转换图及时序图如图6-2所示。 图6-2

6.2 分析图6-3时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，并说明该电路能否自启动。 图6-3 解：电路的驱动方程为 1321312 D Q ',D Q D Q Q ===将驱动方程代入D 触发器的特性方程Q D *=，可得 电路的状态方程为 1231113112 n n n Q Q ',Q Q Q Q Q +++===电路的输出方程为 ()13 Y Q 'Q ' =因此，可画出状态转换图如图6-4所示，可见电路可以自启动。 图6-4 6.3 分析图6-5时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，

画出电路的状态转换图，说明电路能否自启动。 图6-5 解：电路的驱动方程为 11322131233J K Q ',J K Q , J Q Q ,K Q ======将驱动方程代入JK 触发器的特性方程1''n Q JQ K Q +=+，可得 电路的状态方程为113131n Q Q 'Q 'Q Q +=+＝Q 3⊙Q 1 231121212 1123n n Q Q Q 'Q 'Q Q Q Q Q Q Q ' ++=+= ⊕=电路的输出方程为 3 Y Q =因此，可画出状态转换图如图6-6所示，可见电路可以自启动。 图6-6

电子技术习题解答.第8章.触发器和时序逻辑电路及其应用习题解答

第8章 触发器和时序逻辑电路及其应用习题解答 8.1 已知基本RS 触发器的两输入端D S 和D R 的波形如图8-33所示，试画出当基本RS 触发器初始状态分别为0和1两种情况下，输出端Ｑ的波形图。 图8-33 习题8.1图 解：根据基本RS 触发器的真值表可得：初始状态为0和1两种情况下，Ｑ的输出波形分别如下图所示： 习题8.1输出端Ｑ的波形图 8.2 已知同步RS 触发器的初态为0，当S 、R 和CP 的波形如图8-34所示时，试画出输出端Ｑ的波形图。 图8-34 题8.2图 解：根据同步RS 触发器的真值表可得：初始状态为0时，Ｑ的输出波形分别如下图所示：

习题8.2输出端Ｑ的波形图 8.3 已知主从JK触发器的输入端CP、J和K的波形如图8-35所示，试画出触发器初始状态分别为0时，输出端Ｑ的波形图。 图8-35 习题8.3图 解：根据主从JK触发器的真值表可得：初始状态为0情况下，Ｑ的输出波形分别如下图所示： 习题8.3输出端Ｑ的波形图 8.4 已知各触发器和它的输入脉冲CP的波形如图8-36所示，当各触发器初始状态均为1时，试画出各触发器输出Ｑ端和Q端的波形。

图8-36 习题8.4图 解：根据逻辑图及触发器的真值表或特性方程，且将驱动方程代入特性方程可得状态方程。即：（a ）J ＝K ＝1；Ｑn ＋ 1＝n Ｑ，上升沿触发 （ｂ）J ＝K ＝1；Ｑn ＋ 1＝n Ｑ， 下降沿触发 （ｃ）K ＝0，J ＝1；Ｑn ＋ 1＝J n Ｑ＋K Ｑn ＝1，上升沿触发 （ｄ）K ＝1，J ＝n Ｑ；Ｑn ＋ 1＝J n Ｑ＋K Ｑn ＝n Ｑn Ｑ＋０·Ｑn ＝n Ｑ，上升沿触发 （ｅ）K ＝Ｑn ，J ＝n Ｑ；Ｑn ＋ 1＝J n Ｑ＋K Ｑn ＝n Ｑn Ｑ＋０＝n Ｑ，上升沿触发 （ｆ）K ＝Ｑn ，J ＝n Ｑ；Ｑn ＋ 1＝J n Ｑ＋K Ｑn ＝n Ｑn Ｑ＋０＝n Ｑ，下降沿触发， 再根据边沿触发器的触发翻转时刻，可得当初始状态为1时，各个电路输出端Ｑ的波形分别如图（a ）、（b ）、（c ）、（d ）、（e ）和（f ）所示，其中具有计数功能的是：（a ）、（b ）、（d ）、（e ）和（f ）。各个电路输出端Ｑ的波形与相应的输出端Ｑ的波形相反。 习题8.4各个电路输出端Ｑ的波形图