中大规模集成电路及应用(总结)

中大规模集成电路及应用

第一章

↗微电子学

?微电子学是研究固体（主要是半导体）材料上构成的微小型化电路、子系统及系统的电子学分支。

?作为电子学的一门分支学科，主要是研究电子或离子在固体材料中的运动规律及其应用，并利用它实现信号处理功能的学科。

↗集成电路：

↗Integrated Circuit，缩写IC

?是指通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容等无源器件，按照一定的电路连接集成在一块半导体单晶片（如硅或砷化

镓）或陶瓷基片上，作为一个不可分割的整体执行某一特定功能的电路组件。

↗集成电路设计与制造的主要流程框架

设计创意+ 仿真验证

集成电路芯片设计过程流程图

↗摩尔定律

?基于市场竞争，不断提高产品的性能价格比是微电子技术发展的动力。

?在新技术的推动下，集成电路自发明以来，其集成度每三年提高4倍，而加工特征尺寸缩小倍。

?是由Intel公司创始人之一Gordon E. Moore博士1965年总结的规律，被称为摩尔定律。

集成电路分类

↗集成电路的分类

?按器件结构类型

?按集成电路规模

?按结构形式

?按电路功能

?按应用领域

按器件结构类型分类

↗双极集成电路：主要由双极晶体管构成(优点是速度高、驱动能力强，缺点是功耗较大、集成度较低)

?NPN型双极集成电路

?PNP型双极集成电路

↗金属-氧化物-半导体(MOS)集成电路：主要由MOS晶体管(单极晶体管)构成?NMOS

?PMOS

?CMOS(互补MOS)

↗双极-MOS(BiMOS)集成电路(功耗低、集成度高，随着特征尺寸的缩小，速度也可以很高)：同时包括双极和MOS晶体管的集成电路为BiMOS集成电路，综合了双极和MOS器件两者的优点，但制作工艺复杂

按集成电路规模分类

↗度：每块集成电路芯片中包含的元器件数目

↗小规模集成电路(Small Scale IC，SSI)

↗中规模集成电路(Medium Scale IC，MSI)

↗大规模集成电路(Large Scale IC，LSI)

↗超大规模集成电路(Very Large Scale IC，VLSI)

↗特大规模集成电路(Ultra Large Scale IC，ULSI)

↗巨大规模集成电路(Gigantic Scale IC，GSI）

按结构形式的分类

↗单片集成电路：

?它是指电路中所有的元器件都制作在同一块半导体基片上的集成电路

?在半导体集成电路中最常用的半导体材料是硅，除此之外还有GaAs等↗混合集成电路：

?厚膜集成电路

?薄膜集成电路

按电路功能分类

↗数字集成电路(Digital IC)：它是指处理数字信号的集成电路，即采用二进制方式进行数字计算和逻辑函数运算的一类集成电路

↗模拟集成电路(Analog IC)：它是指处理模拟信号(连续变化的信号)的集成电路?线性集成电路：又叫做放大集成电路，如运算放大器、电压比较器、跟随器等

?非线性集成电路：如振荡器、定时器等电路

↗数模混合集成电路(Digital - Analog IC) ：例如数模(D/A)转换器和模数(A/D)转换器等

第二章 半导体

固体材料：超导体: 大于106(Ωcm)-1 导 体: 106~104(Ωcm)-1

半导体: 104~10-10(Ωcm)-1 绝缘体: 小于10-10(Ωcm)-1

从导电特性和机制来分：不同电阻特性、不同输运机制

1. 半导体的结构

原子结合形式：共价键

形成的晶体结构： 构 成 一 个正四面体， 具 有 金 刚 石 晶 体 结 构

半导体的结合和晶体结构

半导体有元素半导体，如：Si 、Ge

化合物半导体，如：GaAs 、InP 、ZnS

2. 半导体中的载流子：能够导电的自由粒子 本征半导体：n=p=ni

电子：Electron ，带负电的导电载流子，是价电子脱离原子束缚 后形成的自由电子，对应于导带中占据的电子

空穴：Hole ，带正电的导电载流子，是价电子脱离原子束缚 后形成的电子空位，对应于价带中的电子空位 4.半导体的掺杂

受 主 掺 杂、施 主 掺 杂

施主：Donor ，掺入半导体的杂质原子向半导体中

提供导电的电子，并成为带正电的离子。如 Si 中掺的P 和As

受主：Acceptor ，掺入半导体的杂质原子向半导体中

提供导电的空穴，并成为带负电的离子。如 Si 中掺的B 施主和受主浓度：ND 、NA 6. 非本征半导体的载流子

热平衡时: 在非本征情形:

N 型半导体：n 大于p P 型半导体：p 大于n 多子：多数载流子 n 型半导体：电子 p 型半导体：空穴

2i

n

np =p

n ≠

少子：少数载流子 n 型半导体：空穴 p 型半导体：电子

9. 载流子的输运

载流子的漂移运动：载流子在电场作用下的运动

漂移电流

引 入 迁 移 率 的 概 念

迁移率μ，单位电场作用下载流子获得平均速度，反映了载流子在电场作用下输运能力

影 响 迁 移 率 的 因 素

影响迁移率的因素：有效质量、平均弛豫时间（散射〕 体现在：温度和掺杂浓度

半导体中载流子的散射机制：晶格散射（ 热 运 动 引 起）和 电离杂质散射 载流子的扩散运动：载流子在化学势作用下运动 扩散电流

爱因斯坦关系:

半导体器件物理基础

? 据统计：半导体器件主要有67种，另外还有110个相关的变种 ? 所有这些器件都由少数基本模块构成：

? pn 结

? 金属－半导体接触 ? MOS 结构 ? 异质结 ? 超晶格

E

qn qnv J d Deift μ==

双极晶体管的结构和版图示意图

4. 晶体管的特性参数

4.2 晶体管的反向漏电流和击穿电压

反向漏电流

Icbo：发射极开路时，收集结的反向漏电流Iebo：收集极开路时，发射结的反向漏电流

Iceo：基极极开路时，收集极－发射极的反向漏电流晶体管的主要参数之一

4. 晶体管的特性参数（续）

4.3 晶体管的击穿电压

BVcbo

Bvceo

BV ebo

BV eeo晶体管的重要直流参数之一

4. 晶体管的特性参数（续）

4.4 晶体管的频率特性

α截止频率fα：共基极电流放

大系数减小到低频值的

所对应的频率值

β截止频率f β：

特征频率f T：共发射极电流放大系数为1时对应的工作频率最高振荡频率f M：功率增益为1时对应的频率

§ 2.5 MOS场效应晶体管

第三章

3.3 MOS集成电路基础

基本电路结构：MOS器件结构基本电路结构：CMOS

基本电路结构：CMOS

3.4 影响集成电路性能的因素和发展趋势

?有源器件

?无源器件

?隔离区

?互连线

?钝化保护层

?寄生效应：电容、电阻、电感、有源器件

减小互连的途径：

增加互连层数

增大互连线截面

Cu互连、Low K介质

多芯片模块（MCM）

系统芯片（System on a chip）

减小特征尺寸、提高集成度、Cu互连、系统优化设计、SOC

第四章

集成电路制造工艺

三大类：

↗图形转换：将设计在掩膜版(类似于照相底片)上的图形转移到半导体单晶片上

↗掺杂：根据设计的需要，将各种杂质掺杂在需要的位置上，形成晶体管、接触等↗制膜：制作各种材料的薄膜

图形转换：光刻

↗光刻三要素：光刻胶、掩膜版和光刻机

?光刻胶又叫光致抗蚀剂，它是由光敏化合物、基体树脂和有机溶剂等混合而成的胶状液体

?光刻胶受到特定波长光线的作用后，导致其化学结构发生变化，使光刻胶在某种特定溶液中的溶解特性改变

?正胶：曝光后可溶

?负胶：曝光后不可溶

↗几种常见的光刻方法

?接触式光刻：分辨率较高，但是容易造成掩膜版和光刻胶膜的损伤。

?接近式曝光：在硅片和掩膜版之间有一个很小的间隙(10～25 m)，可以大大减小掩膜版的损伤，分辨率较低

?投影式曝光：利用透镜或反射镜将掩膜版上的图形投影到衬底上的曝光方法，目前用的最多的曝光方式

?电子束光刻

图形转换：刻蚀

↗湿法刻蚀：利用液态化学试剂或溶液通过化学反应进行刻蚀的方法

↗干法刻蚀：主要指利用低压放电产生的等离子体中的离子或游离基(处于激发态的分子、原子及各种原子基团等)与材料发生化学反应或通过轰击等物理作用而达到刻蚀的目的

杂质掺杂

↗掺杂：将需要的杂质掺入特定的半导体区域中，以达到改变半导体电学性质，形成PN结、电阻、欧姆接触

?磷(P)、砷(As) —— N型硅

?硼(B) —— P型硅

↗掺杂工艺：扩散、离子注入

扩散

↗替位式扩散：杂质离子占据硅原子的位：

?Ⅲ、Ⅴ族元素

?一般要在很高的温度(950～1280℃)下进行

?磷、硼、砷等在二氧化硅层中的扩散系数均远小于在硅中的扩散系数，可以利用氧化层作为杂质扩散的掩蔽层

↗间隙式扩散：杂质离子位于晶格间隙：

?Na、K、Fe、Cu、Au 等元素

?扩散系数要比替位式扩散大6～7个数量级

离子注入

↗离子注入：将具有很高能量的杂质离子射入半导体衬底中的掺杂技术，掺杂深度由注入杂质离子的能量和质量决定，掺杂浓度由注入杂质离子的数目(剂量)决定?掺杂的均匀性好

?温度低：小于600℃

?可以精确控制杂质分布

?可以注入各种各样的元素

?横向扩展比扩散要小得多。

?可以对化合物半导体进行掺杂

氧化硅层的主要作用

↗在MOS电路中作为MOS器件的绝缘栅介质，器件的组成部分

↗扩散时的掩蔽层，离子注入的(有时与光刻胶、Si3N4层一起使用)阻挡层

↗作为集成电路的隔离介质材料

↗作为电容器的绝缘介质材料

↗作为多层金属互连层之间的介质材料

↗作为对器件和电路进行钝化的钝化层材料

制膜（SiO2）技术

↗氧化法

?干氧氧化

?水蒸汽氧化

?湿氧氧化

?干氧－湿氧－干氧(简称干湿干)氧化法

?氢氧合成氧化

↗化学气相淀积法

↗物理气相淀积法

?蒸发

?溅射

化学汽相淀积(CVD)

↗化学汽相淀积(Chemical Vapor Deposition)：通过气态物质的化学反应在衬底上淀积一层薄膜材料的过程

↗CVD技术特点：

?具有淀积温度低、薄膜成分和厚度易于控制、均匀性和重复性好、台阶覆盖优良、适用范围广、设备简单等一系列优点

?CVD方法几乎可以淀积集成电路工艺中所需要的各种薄膜，例如掺杂或不掺杂的SiO2、多晶硅、非晶硅、氮化硅、金属(钨、钼)等↗常压化学汽相淀积(APCVD)

↗低压化学汽相淀积(LPCVD)

↗等离子增强化学汽相淀积(PECVD)

物理气相淀积(PVD)

↗蒸发：在真空系统中，金属原子获得足够的能量后便可以脱离金属表面的束缚成为蒸汽原子，淀积在晶片上。按照能量来源的不同，有灯丝加热蒸发和电子束蒸发两种

↗溅射：真空系统中充入惰性气体，在高压电场作用下，气体放电形成的离子被强电场加速，轰击靶材料，使靶原子逸出并被溅射到晶片上

隔离技术

↗PN结隔离

↗场区隔离

↗绝缘介质隔离

↗沟槽隔离

集成电路工艺小结

↗前工序

?图形转换技术：主要包括光刻、刻蚀等技术

?薄膜制备技术：主要包括氧化、化学气相淀积、物理气相淀积(如溅射、蒸发) 等

?掺杂技术：主要包括扩散和离子注入等技术

↗后工序

?划片、封装、测试、老化、筛选

↗辅助工序

超净厂房技术、超纯水、高纯气体制备技术、光刻掩膜版制备技术、材料准备技术

第五章

设计创意+ 仿真验证

集成电路芯片设计过程流程图

超大规模集成电路第一次作业2016秋

1.Give a formal or descriptive definition for each of the following terms. （1）、ITRS：International Technology Roadmap for Semiconductor. （2）、Gate-Equivalent：It’s used to measure the basic unit of the complexity of the digital circuit, and based on to complete a circuit function, the number of logic gates are independent of each other.A gate equivalent stands for a unit of measure which allows specifying manufacturing-technology-independent complexity of digital electronic circuit. （3）、Technology Nodes：A Technology Nodes is defined as the ground rules of a process governed by the smallest feature printed in a repetitive array. （4）、Feature size：A single graphic minimal size.The minimum scale in integrated circuit devices.roughly half the length of the smallest transistor. （5）、IC design complexity sources：It contains chip size, power dissipation, heterogeneity, variability and reliability. （6）、Behavioral representation：It represents a design as a black box and describes its outputs in terms of its inputs and times.It indicates no geometrical information or structural information and takes the forms of textual,mathematics,or algorithmic description. （7）、Abstraction hierarchy：Abstraction hierarchies are a human invention designed to assist people in engineering very complex systems by ignoring unnecessary details.A set of interrelated representation levels that allow a system to be represented in varying amounts of detail. （8）、IC design：A design is a set of transformations from one representation of a system to another until a representation that can be fabricated exists.Integrated circuit design involves the creation of electroniccomponents,such as transistors, resistors, capacitors and the metallic interconnect of these components onto a piece of semiconductor, typically silicon. （9）、Synthesis：The process of transforming one representation in the design abstraction hierarchy into another representation. （10）、Refinement：The process of transforming functional representation in the design abstraction hierarchy into geometrical representation.Refinement is a generic

集成电路版图复习课答案总结

1、描述集成电路工艺技术水平的五个技术指标及其物理含义 ⑴集成度(Integration Level)：以一个IC芯片所包含的元件(晶体管或门/数)来衡量，（包括有源和无源元件）。 ⑵特征尺寸 (Feature Size) /（Critical Dimension）：特征尺寸定义为器件中最小线条宽度(对MOS器件而言，通常指器件栅电极所决定的沟道几何长度)，也可定义为最小线条宽度与线条间距之和的一半。 ⑶晶片直径(Wafer Diameter)：当前的主流晶圆的尺寸为12寸(300mm)，正在向18寸(450mm)晶圆迈进。 ⑷芯片面积(Chip Area)：随着集成度的提高，每芯片所包含的晶体管数不断增多，平均芯片面积也随之增大。 ⑸封装（Package）：指把硅片上的电路管脚，用导线接引到外部接头处，以便于其它器件连接。封装形式是指安装半导体集成电路芯片用的外壳。 2、简述集成电路发展的摩尔定律。 集成电路芯片的集成度每三年提高4倍，而加工特征尺寸缩小倍，这就是摩尔定律。当价格不变时，集成电路上可容纳的晶体管数目，约每隔18个月便会增加一倍，性能也将提升一倍 3、集成电路常用的材料有哪些？ 集成电路中常用的材料有三类：半导体材料，如Si、Ge、GaAs?以及InP?等；绝缘体材料，如SiO2、SiON?和Si3N4?等；金属材料，如铝、金、钨以及铜等。

4、集成电路按工艺器件类型和结构形式分为哪几类，各有什么特点。 双极集成电路：主要由双极晶体管构成（NPN型双极集成电路、PNP型双极集成电路）。优点是速度高、驱动能力强，缺点是功耗较大、集成度较低。 CMOS集成电路：主要由NMOS、PMOS构成CMOS电路，功耗低、集成度高，随着特征尺寸的缩小，速度也可以很高。 BiCMOS集成电路：同时包括双极和CMOS晶体管的集成电路为BiCMOS集成电路，综合了双极和CMOS器件两者的优点，但制作工艺复杂。 5、解释基本概念: 微电子、集成电路、集成度、场区、有源区、阱、外延 微电子：微电子技术是随着集成电路，尤其是超大型规模集成电路而发展起来的一门新的技术。微电子技术包括系统电路设计、器件物理、工艺技术、材料制备、自动测试以及封装、组装等一系列专门的技术，微电子技术是微电子学中的各项工艺技术的总和。微电子学是研究在固体（主要是半导体）材料上构成的微小型化电路、电路及微电子系统的电子学分支。 集成电路：通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容等无源器件，按照一定的电路互连，“集成”在一块半导体单晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能。 集成度：集成电路的集成度是指单块芯片上所容纳的元件数目。

超大规模集成电路第四次作业2016秋_段成华

1. Shown below are buffer-chain designs. (1) Calculate the minimum delay of a chain of inverters for the overall effective fan-out of 64/1. Solution ： 由题可知：64=F 根据经验6.3=opt f 为最合适的值，所以6.364===N N F f ，所以24.3=N ，但是级数必须为整数所以取3=N ，又因为1=γ，所以：15)641(3,464303=+?===p p t t f ，所以时最合适4=f 。 (2) Using HSPICE and TSMC 0.18 um CMOS technology model with 1.8 V power supply, design a circuit simulation scheme to verify them with their correspondent parameters of N, f, and t p . Solution: 根据（1）中计算知道三级最合适，所以验证如下： A ）、一级无负载测本征延时代码如下： .title buffer-chain 1 .lib 'C:\synopsys\Hspice_D-2010.03-SP1\tsmc018\mm018.l' TT * set 0.18um library .opt scale=0.1u * set lambda

.options post=2 list .temp 27 .global vdd Vdd vdd gnd 1.8 vin vin 0 0.9 pulse 0 1.8 25n 5p 5p 49.99n 100n $频率为10Mhz Cl vout gnd 0f $Cg1=2.46fF，负载为CL=157.44fF .subckt inv in out wn=3.5 wp=10 t=7.5 mn out in gnd gnd NCH l=2 w=wn ad='wn*t' pd='wn+2*t' as='wn*t' ps='wn+2*t' mp out in vdd vdd PCH l=2 w=wp ad='wp*t' pd='wp+2*t' as='wp*t' ps='wp+2*t' .ends X1 vin vout inv wn=3.5 wp=10 t=7.5 .op .tran 5p 5n .meas tran voutmax max v(vout) from=5p to=5n .meas tran voutmin min v(vout) from=5p to=5n $一级 .meas tran tphl1 +trig v(vin) +val=0.9 +rise=1

数字集成电路设计_笔记归纳..

第三章、器件 一、超深亚微米工艺条件下MOS 管主要二阶效应： 1、速度饱和效应：主要出现在短沟道NMOS 管，PMOS 速度饱和效应不显著。主要原因是 TH G S V V -太大。在沟道电场强度不高时载流子速度正比于电场强度（μξν=） ，即载流子迁移率是常数。但在电场强度很高时载流子的速度将由于散射效应而趋于饱和，不再随电场 强度的增加而线性增加。此时近似表达式为：μξυ=（c ξξ<），c s a t μξυυ==（c ξξ≥） ，出现饱和速度时的漏源电压D SAT V 是一个常数。线性区的电流公式不变，但一旦达到DSAT V ，电流即可饱和，此时DS I 与GS V 成线性关系（不再是低压时的平方关系）。 2、Latch-up 效应：由于单阱工艺的NPNP 结构，可能会出现VDD 到VSS 的短路大电流。 正反馈机制：PNP 微正向导通，射集电流反馈入NPN 的基极，电流放大后又反馈到PNP 的基极，再次放大加剧导通。 克服的方法：1、减少阱/衬底的寄生电阻，从而减少馈入基极的电流，于是削弱了正反馈。 2、保护环。 3、短沟道效应：在沟道较长时，沟道耗尽区主要来自MOS 场效应，而当沟道较短时，漏衬结（反偏）、源衬结的耗尽区将不可忽略，即栅下的一部分区域已被耗尽，只需要一个较小的阈值电压就足以引起强反型。所以短沟时VT 随L 的减小而减小。 此外，提高漏源电压可以得到类似的效应，短沟时VT 随VDS 增加而减小，因为这增加了反偏漏衬结耗尽区的宽度。这一效应被称为漏端感应源端势垒降低。

4、漏端感应源端势垒降低（DIBL）： VDS增加会使源端势垒下降，沟道长度缩短会使源端势垒下降。VDS很大时反偏漏衬结击穿，漏源穿通，将不受栅压控制。 5、亚阈值效应（弱反型导通）：当电压低于阈值电压时MOS管已部分导通。不存在导电沟道时源（n+）体（p）漏（n+）三端实际上形成了一个寄生的双极性晶体管。一般希望该效应越小越好，尤其在依靠电荷在电容上存储的动态电路，因为其工作会受亚阈值漏电的严重影响。 绝缘体上硅（SOI） 6、沟长调制：长沟器件：沟道夹断饱和；短沟器件：载流子速度饱和。 7、热载流子效应：由于器件发展过程中，电压降低的幅度不及器件尺寸，导致电场强度提高，使得电子速度增加。漏端强电场一方面引起高能热电子与晶格碰撞产生电子空穴对，从而形成衬底电流，另一方面使电子隧穿到栅氧中，形成栅电流并改变阈值电压。 影响：1、使器件参数变差，引起长期的可靠性问题，可能导致器件失效。2、衬底电流会引入噪声、Latch-up、和动态节点漏电。 解决：LDD（轻掺杂漏）：在漏源区和沟道间加一段电阻率较高的轻掺杂n-区。缺点是使器件跨导和IDS减小。 8、体效应：衬底偏置体效应、衬底电流感应体效应（衬底电流在衬底电阻上的压降造成衬偏电压）。 二、MOSFET器件模型 1、目的、意义：减少设计时间和制造成本。 2、要求：精确；有物理基础；可扩展性，能预测不同尺寸器件性能；高效率性，减少迭代次数和模拟时间 3、结构电阻：沟道等效电阻、寄生电阻 4、结构电容： 三、特征尺寸缩小 目的：1、尺寸更小；2、速度更快；3、功耗更低；4、成本更低、 方式： 1、恒场律（全比例缩小），理想模型，尺寸和电压按统一比例缩小。 优点：提高了集成密度 未改善：功率密度。 问题：1、电流密度增加；2、VTH小使得抗干扰能力差；3、电源电压标准改变带来不便；4、漏源耗尽层宽度不按比例缩小。 2、恒压律，目前最普遍，仅尺寸缩小，电压保持不变。 优点：1、电源电压不变；2、提高了集成密度 问题：1、电流密度、功率密度极大增加；2、功耗增加；3、沟道电场增加，将产生热载流子效应、速度饱和效应等负面效应；4、衬底浓度的增加使PN结寄生电容增加，速度下降。 3、一般化缩小，对今天最实用，尺寸和电压按不同比例缩小。 限制因素：长期使用的可靠性、载流子的极限速度、功耗。

集成电路分析期末复习总结要点

集成电路分析 集成工业的前后道技术：半导体（wafer）制造企业里面，前道主要是把mos管，三极管作到硅片上，后道主要是做金属互联。 集成电路发展：按规模划分，集成电路的发展已经历了哪几代？ 参考答案： 按规模，集成电路的发展已经经历了：SSI、MSI、LSI、VLSI、ULSI及GSI。它的发展遵循摩尔定律 解释欧姆型接触和肖特基型接触。 参考答案： 半导体表面制作了金属层后，根据金属的种类及半导体掺杂浓度的不同，可形成欧姆型接触或肖特基型接触。 如果掺杂浓度比较低，金属和半导体结合面形成肖特基型接触。 如果掺杂浓度足够高，金属和半导体结合面形成欧姆型接触。 、集成电路主要有哪些基本制造工艺。 参考答案： 集成电路基本制造工艺包括：外延生长，掩模制造，光刻，刻蚀，掺杂，绝缘层形成，金属层形成等。 光刻工艺： 光刻的作用是什么？列举两种常用曝光方式。 参考答案： 光刻是集成电路加工过程中的重要工序，作用是把掩模版上的图形转换成晶圆上的器件结构。 曝光方式：接触式和非接触式 25、简述光刻工艺步骤。 参考答案： 涂光刻胶，曝光，显影，腐蚀，去光刻胶。 26、光刻胶正胶和负胶的区别是什么？ 参考答案： 正性光刻胶受光或紫外线照射后感光的部分发生光分解反应，可溶于显影液，未感光的部分显影后仍然留在晶圆的表面，它一般适合做长条形状；负性光刻胶的未感光部分溶于显影液

中，而感光部分显影后仍然留在基片表面，它一般适合做窗口结构，如接触孔、焊盘等。常规双极型工艺需要几次光刻？每次光刻分别有什么作用？ 参考答案： 需要六次光刻。第一次光刻--N+隐埋层扩散孔光刻；第二次光刻--P+隔离扩散孔光刻 第三次光刻--P型基区扩散孔光刻；第四次光刻--N+发射区扩散孔光刻；第五次光刻--引线接触孔光刻；第六次光刻--金属化内连线光刻 掺杂工艺： 掺杂的目的是什么？举出两种掺杂方法并比较其优缺点。 参考答案： 掺杂的目的是形成特定导电能力的材料区域，包括N型或P型半导体区域和绝缘层，以构成各种器件结构。 掺杂的方法有：热扩散法掺杂和离子注入法掺杂。与热扩散法相比，离子注入法掺杂的优点是：可精确控制杂质分布，掺杂纯度高、均匀性好，容易实现化合物半导体的掺杂等；缺点是：杂质离子对半导体晶格有损伤，这些损伤在某些场合完全消除是无法实现的；很浅的和很深的注入分布都难以得到；对高剂量的注入，离子注入的产率要受到限制；一般离子注入的设备相当昂贵， 试述PN结的空间电荷区是如何形成的。 参考答案： 在PN结中，由于N区中有大量的自由电子，由P区扩散到N区的空穴将逐渐与N区的自由电子复合。同样，由N区扩散到P区的自由电子也将逐渐与P区内的空穴复合。于是在紧靠接触面两边形成了数值相等、符号相反的一层很薄的空间电荷区，称为耗尽层。简述CMOS工艺的基本工艺流程（以1×poly，2×metal N阱为例）。 参考答案： 形成N阱区，确定nMOS和pMOS有源区，场和栅氧化，形成多晶硅并刻蚀成图案，P＋扩散，N＋扩散，刻蚀接触孔，沉淀第一金属层并刻蚀成图案，沉淀第二金属层并刻蚀成图案，形成钝化玻璃并刻蚀焊盘。 表面贴装技术：电子电路表面组装技术（Surface Mount Technology，SMT）， 称为表面贴装或表面安装技术。它是一种将无引脚或短引线表面组装元器件（简称SMC/SMD，中文称片状元器件）安装在印制电路板（Printed Circuit Board，PCB)的表面或其它基板的表面上，通过再流焊或浸焊等方法加以焊接组装的电路装连技术。[1]工艺流程简化为：印刷-------贴片-------焊接-------检修 有源区和场区：有源区：硅片上做有源器件的区域。（就是有些阱区。或者说是采用STI等隔离技术，隔离开的区域）。有源区主要针对MOS而言，不同掺杂可形成n或p型有源区。有源区分为源区和漏区（掺杂类型相同）在进行互联

Layout(集成电路版图)注意事项及技巧总结

Layout主要工作注意事项 ●画之前的准备工作 ●与电路设计者的沟通 ●Layout 的金属线尤其是电源线、地线 ●保护环 ●衬底噪声 ●管子的匹配精度 一、l ayout 之前的准备工作 1、先估算芯片面积 先分别计算各个电路模块的面积，然后再加上模块之间走线以及端口引出等的面积，即得到芯片总的面积。 2、Top-Down 设计流程 先根据电路规模对版图进行整体布局，整体布局包括：主要单元的大小形状以及位置安排；电源和地线的布局；输入输出引脚的放置等；统计整个芯片的引脚个数，包括测试点也要确定好，严格确定每个模块的引脚属性，位置。 3、模块的方向应该与信号的流向一致 每个模块一定按照确定好的引脚位置引出之间的连线 4、保证主信号通道简单流畅，连线尽量短，少拐弯等。 5、不同模块的电源，地线分开，以防干扰，电源线的寄生电阻尽可能较小，避免各模块的 电源电压不一致。 6、尽可能把电容电阻和大管子放在侧旁，利于提高电路的抗干扰能力。 二、与电路设计者的沟通

搞清楚电路的结构和工作原理明确电路设计中对版图有特殊要求的地方 包含内容：（1）确保金属线的宽度和引线孔的数目能够满足要求（各通路在典型情况和最坏情况的大小）尤其是电源线盒地线。 （2）差分对管，有源负载，电流镜，电容阵列等要求匹配良好的子模块。 （3）电路中MOS管，电阻电容对精度的要求。 （4）易受干扰的电压传输线，高频信号传输线。 三、layout 的金属线尤其是电源线，地线 1、根据电路在最坏情况下的电流值来确定金属线的宽度以及接触孔的排列方式和数目，以避免电迁移。 电迁移效应：是指当传输电流过大时，电子碰撞金属原子，导致原子移位而使金属断线。在接触孔周围，电流比较集中，电迁移更容易产生。 2、避免天线效应 长金属（面积较大的金属）在刻蚀的时候，会吸引大量的电荷，这时如果该金属与管子栅相连，可能会在栅极形成高压，影响栅养化层质量，降低电路的可靠性和寿命。 解决方案：（1）插一个金属跳线来消除（在低层金属上的天线效应可以通过在顶层金属层插入短的跳线来消除）。 （2）把低层金属导线连接到扩散区来避免损害。 3、芯片金属线存在寄生电阻和寄生电容效应 寄生电阻会使电压产生漂移，导致额外的噪声的产生 寄生电容耦合会使信号之间互相干扰 关于寄生电阻： （1）镜像电流镜内部的晶体管在版图上放在一起，然后通过连线引到各个需要供电的版图。

《超大规模集成电路设计》考试习题(含答案)完整版分析

1．集成电路的发展过程经历了哪些发展阶段？划分集成电路的标准是什么？ 集成电路的发展过程: ?小规模集成电路(Small Scale IC，SSI) ?中规模集成电路(Medium Scale IC，MSI) ?大规模集成电路(Large Scale IC，LSI) ?超大规模集成电路(Very Large Scale IC，VLSI) ?特大规模集成电路(Ultra Large Scale IC，ULSI) ?巨大规模集成电路(Gigantic Scale IC，GSI） 划分集成电路规模的标准 2．超大规模集成电路有哪些优点？ 1. 降低生产成本 VLSI减少了体积和重量等,可靠性成万倍提高,功耗成万倍减少. 2.提高工作速度 VLSI内部连线很短,缩短了延迟时间.加工的技术越来越精细.电路工作速度的提高,主要是依靠减少尺寸获得. 3. 降低功耗 芯片内部电路尺寸小,连线短,分布电容小,驱动电路所需的功率下降. 4. 简化逻辑电路 芯片内部电路受干扰小,电路可简化. 5.优越的可靠性 采用VLSI后，元件数目和外部的接触点都大为减少，可靠性得到很大提高。 6.体积小重量轻 7.缩短电子产品的设计和组装周期 一片VLSI组件可以代替大量的元器件,组装工作极大的节省,生产线被压缩,加快了生产速度. 3．简述双阱CMOS工艺制作CMOS反相器的工艺流程过程。 1、形成N阱 2、形成P阱 3、推阱 4、形成场隔离区 5、形成多晶硅栅 6、形成硅化物 7、形成N管源漏区 8、形成P管源漏区 9、形成接触孔10、形成第一层金属11、形成第一层金属12、形成穿通接触孔13、形成第二层金属14、合金15、形成钝化层16、测试、封装，完成集成电路的制造工艺 4．在VLSI设计中，对互连线的要求和可能的互连线材料是什么？ 互连线的要求 低电阻值：产生的电压降最小；信号传输延时最小（RC时间常数最小化） 与器件之间的接触电阻低 长期可靠工作 可能的互连线材料 金属（低电阻率），多晶硅（中等电阻率），高掺杂区的硅(注入或扩散)（中等电阻率）

超大规模集成电路设计

超大规模集成电路设计 随着半导体工业的发展和工艺的深入,VLSI(超大规模集成电路)设计正迅速地向着规模越来越大,工作频率越来越高方向发展。显而易见,规模的增大和频率的提高势必将产生更大芯片的功耗,这对芯片封装,冷却以及可靠性都将提出更高要求和挑战,增加更多的成本来维护这些由功耗所引起的问题。而在便携式设备领域,如智能手机、手提电脑等现在智能生活的必需品对芯片功耗的要求更为严格和迫切。 由于时钟树工作在高频状态,随着芯片规模增大,时钟树规模也迅速增大,通过集成clockgating电路降低时钟树功耗是目前时序数字电路系统设计时节省功耗最有效的处理方法。Clockgating的集成可以在RTL 设计阶段实现,也可以在综合阶段用工具进行自动插入。由于利用综合工具在RTL转换成门级网表时自动插入clockgating的方法简单高效,对RTL无需进行改动,是目前广为采用的clockgating集成方法。 综合工具如果使用clockgating技术,那么对应的RTL综合所得的门级网表电路将如图2所示。图中增加了由LATCH和AND所组成的clockgatingcell,LATCH的LD输入端为registerbank的使能信号,LG 端(即为LATCH的时钟电平端)为CLK的反,LATCH的输出ENL和CLK信号相与(ENCLK)作为registerbank的时钟信号。如果使能信号EN为高电平,当CLK为低时,LATCH将输出EN的高电平,并在CLK为高时,锁定高电平输出,得到ENCLK,显然ENCLK的togglerate要低于 CLK,registerbank只在ENCLK的上升沿进行新的数据输出,在其他时候保持原先的DATAOUT。从电路结构进行对比,对于一组registerbank(n 个registercell)而言只需增加一个clockgatingcell,可以减少n个二路选择器,节省了面积和功耗。从时序分析而言,插入clockgatingcell之后的registerbankENCLK的togglerate明显减少,同时LATCHcell的引入抑制了EN信号对registerbank的干扰,防止误触发。所以从面积/功耗/噪声干扰方面而言,clockgating技术都具有明显优势。

中国集成电路半导体行业研究报告

广州创亚企业管理顾问有限公司 中国集成电路设备与半导体行业分析报告

目录Contents

?1.1集成电路设备的定义 集成电路的概述 ?1.2集成电路设备的发展历程 ?1.3我国集成电路的发展历程 ?2.1集成电路设备的总体规模集成电路设备的生产现状 ?2.2集成电路设备产能状况 ?3.1半导体集成电路设备的品牌发展现状半导体集成电路设备的发展现状 ?3.2半导体集成电路设备经典工艺与现状 ?3.3半导体集成电路设备的市场容量 ?4.1半导体集成电路设备模式分析 ?4.2半导体集成电路设备行业投资环境半导体集成电路设备的发展前景 ?4.3半导体集成电路设备投资机会 ?4.3半导体集成电路设备投资方向

集成电路的概述 1.1集成电路设备的定义 集成电路（integrated circuit）是一种微型电子器件或部件。采用一定的工艺，把一个电路中所需的晶体管、电阻、电容和电感等元件及布线互连一起，制作在一小块或几小块半导体晶片或介质基片上，然后封装在一个管壳内，成为具有所需电路功能的微型结构；其中所有元件在结构上已组成一个整体，使电子元件向着微小型化、低功耗、智能化和高可靠性方面迈进了一大步。它在电路中用字母“IC”表示。集成电路发明者为杰克·基尔比（基于锗（Ge）的集成电路）和罗伯特·诺伊思（基于硅（Si）的集成电路）。当今半导体工业大多数应用的是基于硅的集成电路。

1.2集成电路的发展大事件 1947年 ?贝尔实验室肖特莱等人发明了晶体管，这是微电子技术发展中第一个里程碑。 1958年 ?仙童公司Robert Noyce与德仪公司基尔比间隔数月分别发明了集成电路，开创了世界微电子学的历史。1960年 ?H H Loor和E Castellani发明了光刻工艺。 1963年 ?F.M.Wanlass和C.T.Sah首次提出CMOS技术，如今，95%以上的集成电路芯片都是基于CMOS工艺。 1966年?美国RCA公司研制出CMOS集成电路，并研制出第一块门阵列（50门），为现如今的大规模集成电路发展奠定了坚实基础，具有里程碑意义。 1971年?Intel推出1kb动态随机存储器（DRAM），标志着大规模集成电路出现。 ?全球第一个微处理器4004由Intel公司推出，采用的是MOS工艺，这是一个里程碑式的发明。 1978年?64kb动态随机存储器诞生，不足0.5平方厘米的硅片上集成了14万个晶体管，标志着超大规模集成电路（VLSI）时代的来临。

郑州大学半导体集成电路复习总结

1.基本概念： 集成电路：是经过氧化、光刻、扩散、外延、蒸铝等半导体制造工艺，把构成具有一定功能的电路所需的半导体有源器件、电阻、电容等元件及它们之间的连接导线全部“集成”在一块半导体单晶片上，封装在一个外壳内，执行特定电路或系统功能的电路。集成度：每块集成电路芯片中包含的元器件数目。 多项目晶圆技术：多项目晶圆就是将多个使用相同工艺的集成电路设计放在同一晶圆片上流片，制造完成后，每个设计可以得到数十片芯片样品，这一数量对于原型设计阶段的实验、测试已经足够。而该次制造费用就由所有参加MPW的项目按照芯片面积分摊，成本仅为单独进行原型制造成本的5%-10%，极大地降低了产品开发风险、培养集成电路设计人才的门槛和中小集成电路设计企业在起步时的门槛。 无生产线集成电路设计： 代工厂：加工厂的铸造车间，无自己产品。优良的加工技术(包括设计和制造)及优质的服务为客户提供加工服务。 2.微电子的战略地位：对人类社会的巨大作用 3.集成电路分类： 按器件结构类型分类：①双极集成电路②金属-氧化物-半导体(MOS)集成电路 ③双极-MOS(BiMOS)集成电路 按集成度分类：①小规模集成电路②中规模集成电路③大规模集成电路 ④超大规模集成电路⑤特大规模集成电路⑥巨大规模集成电路按使用的基片材料分类：①单片集成电路②混合集成电路 按电路的功能结构分类：①数字集成电路②模拟集成电路③数模混合集成电路按应用领域分类：①标准通用集成电路②专用集成电路 4.集成电路按规模划分经历了哪几代？遵循什么定律？ 小规模集成（SSI）→中规模集成（MSI）→大规模集成（LSI）→超大规模集成电路(VLSI) →特大规模集成电路(ULSI) → GSI(巨大规模集成) →SoC(系统芯片)。 摩尔定律：集成电路芯片的集成度每三年提高4倍，而加工特征尺寸缩小根号2倍。 5.IC（集成电路）、VLSI(超大规模集成电路）、ULSI(特大规模集成电路） 6.高K介质： 问题：90 nm工艺之前，晶体管之间的电流泄露问题并不是很严重，因为晶体管之间有较长的间距。但随着特征尺寸减小，不同晶体管间距变得很短，电流泄露现象变得异常严重，为了抵消泄露电流，芯片不得不要求更大的供电量，造成的直接后果就是芯片功耗增加。无论英特尔还是AMD（超微半导体），90纳米工艺制造的产品都没有在功耗方面表现出应有的优势，而按照惯例，每次新工艺都会让同型芯片的功耗降低30%左右。 解决：采用高K值的氧化物材料来制造晶体管的栅极，英特尔称之为“高K门电介

中南大学大规模集成电路考试及答案合集

中南大学大规模集成电路考试及答案合集

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---○---○ --- 学 院 专业班级 学 号 姓 名 ………… 评卷密封线 ……………… 密封线内不要答题，密封线外不准填写考生信息，违者考试成绩按0分处理 ……………… 评卷密封 中南大学考试试卷 时间110分钟 题 号 一 二 三 合 计 得 分 评卷人 2013 ~2014 学年一学期大规模集成电路设计课程试题 32 学时，开卷，总分100分，占总评成绩70 % 一、填空题(本题40分，每个空格1分) 1. 所谓集成电路，是指采用 ，把一个电路中 所需的二极管、 、电阻、电容和电感等元件连同它们之间的电气连线在一块或几块很小的 或介质基片上一同制作出来，形成完整电路，然后 在一个管壳内，成为具有特定电路功能的微型结构。 2. 请写出以下与集成电路相关的专业术语缩写的英文全称： ASIC ： ASSP ： LSI ： 3. 同时减小 、 与 ，可在保持漏源间电流不变的前提下减小器件面积，提高电路集成度。因此，缩短MOSFET 尺寸是VLSI 发展的趋势。 4. 大规模集成电路的设计流程包括：需求分析、 设计、体系结构设计、功能设计、 设计、可测性设计、 设计等。 5. 需求规格详细描述系统顾客或用户所关心的内容，包括 及必须满足的 。系统规格定义系统边界及系统与环境相互作用的信息，在这个规格中，系统以 的方式体现出来。 6. 根据硬件化的目的（高性能化、小型化、低功耗化、降低成本、知识产权保护等）、系统规模/性能、 、 、 等确定实现方法。 7. 体系结构设计的三要素为： 、 、 。 8. 高位综合是指从 描述自动生成 描述的过程。与人工设计相比，高位综合不仅可以尽可能地缩短 ，而且可以生成在面积、性能、功耗等方面表现出色的电路。 9. 逻辑综合就是将 变换为 ，根据 或 进行最优化，并进行特定工艺单元库 的过程。 10. 逻辑综合在推断RTL 部品时，将值的变化通过时钟触发的信号推断为 ， 得 分 评卷人

超大规模集成电路

目录 摘要 (1) 关键词 (1) Abstract (1) Key words (1) 1 引言 (1) 2 超大规模集成电路的设计要求 (1) 3 超大规模集成电路的设计策略 (2) 3.1层次性 (2) 3.2模块化 (2) 3.3规则化 (2) 3.4局部化 (2) 4 超大规模集成电路的设计方法 (3) 4.1 全定制设计方法 (3) 4.2 半定制设计方法 (4) 4.3 不同设计方法的比较 (5) 5 超大规模集成电路的设计步骤 (6) 5.1 系统设计 (7) 5.2 功能设计 (7) 5.3 逻辑设计 (7) 5.4 电路设计 (7) 5.5 版图设计 (7) 5.6 设计验证 (8) 5.7 制造 (8) 5.8 封装和测试 (8) 6 超大规模集成电路的设计流程 (8) 6.1 总体的设计流程 (8) 6.1.1高层次综合 (8) 6.1.2逻辑综合 (8) 6.1.3 物理综合 (9) 6.2 详细的设计流程 (9) 7 超大规模集成电路的验证方法 (9) 7.1 动态验证 (9) 7.2 静态验证 (9) 7.3 物理验证 (9) 8 总结 (9) 致谢 (10) 参考文献 (10)

超大规模集成电路 网络工程专业学生孙守勇 指导教师吴俊华 摘要：随着集成电路的高速发展，集成电路的设计显得越来越重要，目前设计能力滞后于制造工艺已成为世界集成电路产业的发展现状之一。为了明确超大规模集成电路设计的理想方法，首先对超大规模集成电路的设计要求进行了调查，然后对超大规模集成电路的设计策略进行了研究，探讨了超大规模集成电路的不同设计方法，并对不同的设计方法做出了比较，明确了超大规模集成电路的设计步骤及设计流程，最后探讨了超大规模集成电路的验证方法。 关键词：集成电路设计方法步骤 Very Large Scale Integration Student Majoring in Network Engineering Sun Shouyong Tutor Wu Junhua Abstract:With the high speed development of integrated circuit, the design of integrated circuit is becoming more and more important. At present, the design capacity behind manufacture technology has become one of the world's integrated circuit industry development current situation. In order to specify the ideal method of VLSI design, first of all, the requirements of VLSI was investigated, then, the design strategy of VLSI is studied. Discuss different methods of VLSI, and made a comparison of different methods. Clear and definite the design steps of very large scale integrated circuit and the design process, finally, discuss the validation method of very large scale integrated circuit. Key words：integrated circuit; design; method; step 1引言 自从1959年集成电路诞生以来，经历了小规模（SSI）、中规模（MSI）、大规模（LSI）的发展历程，目前已进入超大个规模(VLSI)和甚大规模集成电路(ULSI)阶段，集成电路技术的发展已日臻完善，集成电路芯片的应用也渗透到国民经济的各个部门和科学技术的各个领域之中，对当代经济发展和科技进步起到了不可估计的推动作用。随着集成电路的设计和制作水平的提高，制造工艺的不断改进，集成电路的集成密度越来越高，已经能够将一个复杂的系统集成到一块芯片之中。集成电路的设计是连接市场和制造之间桥梁，是集成电路开发的入口，成功的产品来源于成功的设计。VLSI的设计与中小规模集成电路的设计思想和方法不太一样，是以CAD为基本工具，以集成系统的逻辑设计和版面设计为基本内容。 2超大规模集成电路的设计要求 随着集成电路的设计和制作水平的提高，已经能将一个复杂的系统集成到一块芯片之中，因此VLSI芯片设计不仅要进行电路设计，还要进行VLSI系统设计。通常VLSI 的设计任务分为系统结构、功能描述、逻辑设计、版图设计和模拟检验等，而芯片的制作加工任务可分为淹膜制作、芯片加工、封装、芯片测试可靠性检验等。 工业上实现一个超大规模集成电路芯片是一个极为复杂的任务，在芯片的设计过程中，首先要明确的VLSI的设计要求，即设计周期要求、设计成本要求、设计正确性要求和性能要求、设计过程集成化要求和VLSI可测试性要求，其中设计正确性要求是最基本的设计要求。

数字集成电路总结

数字集成电路基础学习总结

第一章数字电子技术概念 1.1 数字电子技术和模拟电子技术的区别 模拟信号：在时间上和数值上均作连续变化的电路信号。 数字信号：表示数字量的信号，一般来说数字信号是在两个稳定状态之间作阶跃式变化的信号，它有电位型和脉冲型两种表达形式：用高低不同的电位信号表示数字“1”和“0”是电位型表示法；拥有无脉冲表示数字“1”和“0”是脉冲型表示法。 数字电路包括：脉冲电路、数字逻辑电路。数字电路的特点：1）小、轻、功耗低2）抗干扰力强3）精度高 按电路组成的结构可分立元件电路 集成电路 数数字电路分类 小规模 按集成度的大小来分中规模 大规模 超大规模 双极型电路 按构成电路的半导体器件来分 单极型电路 组合逻辑电路 按电路有记忆功能来分 1.2 1.3 三极管：是一种三极（发射极E、基极B(发射结、集电结)半导体器件，他有NPN和PNP两种，可工作在截止、放大、饱和三种工作状态。 电流公式：I(E)=I(B)+I(C) 放大状态：I(C)=βI(B) 饱和状态：I(C)< βI(B) 1.4 数制，两要素基数 权 二进制，十进制，十六进制之间的转换： 二进制转换成十进制：二进制可按权相加法转化成十进制。 十进制转换成二进制：任何十进制数正数的整数部分均可用除2取余法转换成二进制数。 二进制转化成八进制：三位一组分组转换。 二进制转换成十六进制：四位一组分组转换。 八进制转换成十六进制：以二进制为桥梁进行转换。 1.5 码制 十进制数的代码表示法常用以下几种：8421BCD码、5421BCD码、余3BCD码。 8421BCD码+0011=5421BCD码 第二章逻辑代数基础及基本逻辑门电路

超大规模集成电路第八次作业2016秋,段成华

Assignment 8 1.Access relevant reference books or technical data books and give accurate definitions for the following timing parameters: (1)design entity, (2)signal driver, (3)transaction, (4)event, (5)time queue,(6)delta delay, (7)simulation time, (8)simulation cycle, (9)inertial time, (10)transport time. (1)design entity: In VHDL a given logic circuit represented as a design entity. A design entity, in return , consists of two different types of description: the interface description and one or more architectural bodies. The interface description declares the entity and describes its inputs and outputs. (2)signal driver: If a process contains one or more signal assignment statement that schedule future values for some signal X, the VHDL simulator creates a single value holder called a signal driver. (3)transaction:A pair consisting of a value and time. The value part represents a future value of the driver; the time part represents the time at which the value part becomes the current value of driver. (4)event: It’s a kind of signal property and presents signal jump. Such as if(clk'event and clk='1). (5)time queue: It’s used to keep some signal transactions in the simulator. Time queue entries are represented as a two-tuple of the form(SN,V), where SN is a signal name and V is the value the signal is scheduled to assume at the scheduled time. Each time queue entry is called a signal transaction. (6)delta delay: A period of time greater than 0, but less than any standard time unit no number of delta delay added together can cause simulation time to advance. (7)simulation time: The elapsed time in standard time units during simulation. (8)simulation cycle: Every time simulation time advances, a simulation cycle occurs, which we now define more formally. The execution of a model consists of an initialization phase followed by the repetitive execution of processes in the process network. Each repetition is said to be a simulation cycle. (9)inertial time: Example: Z <= I after 10ns; The signal propagation will take place if and only if input I persists at a given level for 10ns-the amount of time specified in the after clause. (10)transport time: Z <= transport I after 10ns; All changes on I will propagate to Z, regardless of how long the value of I stays at the new level. 2.Construct VHDL models for 74-139 dual 2-to-4-line decoders using three description types, i.e., behavioral, dataflow and structural descriptions. Synthesize andsimulate these models respectively in the environment of Xilinx ISE with the ModelSim simulator integrated. When simulating these models, test vector(s) are required to stimulate the units under test (UUT). Reasonable test vectors are designed and created by your own as sources added to your VHDL project.