西电-微电子-复试题
微电子概论面试
1.什么是N型半导体？什么是P型半导体？如何获得？
答：①依靠导带电子导电的半导体叫N型半导体，主要通过掺诸如P、Sb等施主杂质获得；②依靠价带空穴导电的半导体叫P型半导体，主要通过掺诸如B、In等受主杂质获得；③掺杂方式主要有扩散和离子注入两种；经杂质补偿半导体的导电类型取决于其掺杂浓度高者。
2.简述晶体管的直流工作原理。
答：根据晶体管的两个PN结的偏置情况晶体管可工作在正向放大、饱和、截止和反向放大模式。实际运用中主要是正向放大模式，此时发射结正偏，集电结反偏，以NPN晶体管为例说明载流子运动过程；
①射区向基区注入电子；正偏的发射结上以多子扩散为主，发射区
向基区注入电子，基区向发射区注入空穴，电子流远大于空穴流；
②基区中自由电子边扩散边复合。电子注入基区后成为非平衡少子，
故存在载流子复合，但因基区很薄且不是重掺杂，所以大部分电子能到达集电结边缘；
③集电区收集自由电子：由于集电结反偏，从而将基区扩散来的电
子扫入集电区形成电子电流，另外还存在反向饱和电流，主要由集电区空穴组成，但很小，可以忽略。
3.简述MOS场效应管的工作特性。
答：以N沟增强型MOS为例，把 MOS管的源漏和衬底接地，在栅极上加一足够高的正电压，从静电学的观点来看，这一正的栅极电压将要排斥栅下的P 型衬底中的可动的空穴电荷而吸引电子。电子在表
面聚集到一定浓度时，栅下的P 型层将变成N 型层，即呈现反型。N 反型层与源漏两端的 N 型扩散层连通，就形成以电子为载流子的导电沟道。如果漏源之间有电位差，将有电流流过。而且外加在栅极上的正电压越高，沟道区的电子浓度也越高，导电情况也越好。如果加在栅极上的正电压比较小，不足以引起沟道区反型，则器件仍处在不导通状态。引起沟道区产生强表面反型的最小栅电压，称为阀值电压。
①截止区：V GS小于等于零，此时源漏之间
的电流近似为零。
②线性区：V GS取一定的正电压，形成导电
沟道。此时I DS与V DS成正比，对应曲线
OA围，即线性区。
③过渡区：V DS增大到一定程度时，，沟道
变窄，沟道电阻增大，I DS随V DS增加趋势变缓，对应曲线BC围。
④饱和区：V DS继续增大到一定值使沟道夹断，此时V DS继续增大I DS
基本保持不变，即达到饱和。
⑤击穿区：如果V DS再继续增加，使漏端PN结反偏电压过大，导致
PN结击穿，使MOS晶体管进入击穿区。
4.CMOS电路的基本版图共几层，都是哪几层？再描述一下COMS工艺流程。
答:①共有7+1层，分别是N阱注入光刻、场氧有源区光刻、多晶硅光刻、P+漏源区光刻、N+漏源区光刻、引线孔光刻、金属互连光刻、压焊点（钝化）光刻；②主要工艺流程：N阱生成、有源区的确定和
场氧氧化、生长栅氧化层和生成多晶硅栅电极、形成P沟MOS晶体管、形成N沟MOS晶体管、光刻引线接触孔、光刻金属互连线、光刻钝化空、后工序加工。
5.专用集成电路的设计方法有哪些？它们有什么区别？
设计方法门阵列门海阵列PLA 标准单元法积木块法人工设
计
复杂程度 1 10 1 2 10 >15
从逻辑图到掩
膜版所需时间
1月 1月 1月 1月 3月1年以上
优点设计周
期短集成度高设计者
周期短
芯片设计灵
活
集成度高电
路可复杂
芯片价
格低
6.影响Spice软件精度的因素有哪些？
答：Spice模型由两部分组成：模型方程式和模型参数。Spice模型的分析精度主要取决于电路中代表各种元器件特性的模型参数值的来源(即数据的精确性)，以及模型方程式的适用围。而模型方程式与各种不同的数字仿真器相结合时也可能会影响分析的精度。
08年微电子复试题
1.半导体部有哪几种电流？写出电流计算公式。
答：主要分为扩散电流和漂移电流，
①电子扩散电流：
②空穴扩散电流：
③电子漂移电流：
④空穴漂移电流：
总的电子电流：
总的空穴电流：
2.晶体管的基极宽度会影响那些参数？为什么？
答：①影响电流增益，定性分析Wb越小，基区输运系数越大，从而电流增益越大；②影响基区穿通电压，Wb越小，越容易发生基区穿通现象；③影响特征频率f T，Wb越小，基区渡越时间越小，从而可提高特征频率；④影响基区串联电阻Rb，Wb越小，基区串联电阻Rb 越大，另外宽基区晶体管不易引起电流集边效应。
3.经过那些工艺流程可以实现选择“掺杂”？写出工艺流程。
答：掺杂主要有两种方法，即热扩散和离子注入；
①热扩散：高温环境下，由于热运动杂质原子运动到半导体部形成
一定的分布。主要有两步工艺，即预淀积（恒定表面源扩散）和再分布（有限表面源扩散）；通过在硅表面生成氧化层再进行光刻形成掩蔽膜后可以对特定区域进行掺杂。
②离子注入：将带电的、经过强电场加速具有高能量的杂质离子射
入到半导体基片中，再经退火使杂质激活，在半导体部形成一定的杂质分布。主要过程为：离子源产生注入离子经初聚焦系统聚成离子束射向磁分析器，筛选出所需离子经加速器获得高能量，通过偏束板使带电离子打向靶室的样片上，完成离子注入。对特定区域进行离子注入方式掺杂可以加掩蔽膜也可以不加掩蔽膜。
4.双极IC和MOS IC的隔离有何不同？
答：①双极IC隔离：a.PN结隔离，分为标准PN结隔离，PN结对通隔离和集电极扩散隔离；b.介质-PN结混合隔离，主要是等平面氧化隔离；c.介质隔离，有标准SiO2-多晶硅介质隔离和正沟槽介质隔离；
②MOS IC 隔离：a.自隔离，由于MOS源漏与衬底导电类型不同，所以本身就是被PN结隔离；b.由于标准场氧化隔离容易使寄生场效应晶体管开启，所以通常采用局部氧化工艺（LOCOS），有两种改进工艺:侧墙掩蔽的隔离工艺和浅槽隔离。
5.ROM有哪些编程结构？各有和特点？
答：①掩膜编程ROM：封装密度高，其中的信息在制造时厂家写入，只能读取，不能改变；②可编程ROM（PROM）：可由用户写入信息，但只能写入一次；③可擦除可编程ROM（EPROM）：其中的信息可以进行多次擦除和改写，紫外线擦除，电写入新信息；④电改写ROM(EAROM)和电可擦除可编程ROM(E2PROM):均可电擦除和电写入，前者逐单元完成擦除，后者所有单元同时擦除。
09年微电子复试题
1.PN结的寄生电容有几种，形成机理，对PN结的工作特性及使用的影响？
答：有两种①势垒电容：随着PN结外加电压的变化，势垒区得宽度会发生变化，从而出现了载流子电荷在势垒区的存入和取出，相当于一个电容的充放电；②扩散电容：PN结两侧的扩散区中，由于电中性要求，其中存储的正负电荷的数量会随外加电压发生变化，相当于一种电容效应，称之为扩散电容。一般情况下，PN结电容等于两者之和，正偏时扩散电容为主，反偏时势垒电容为主。PN结电容会影响其高频特性（f T）、开关（速度）特性。
2.什么是基区宽变效应，基区宽变效应受哪些因素影响？15'
答：①基区宽变效应：由于外加电压的变化使有效基区宽度发生变化的现象，又称厄利效应。②要提高厄利电压，减小基区宽变效应的影响，应增大基区宽度，使基区宽变的相对影响变小。另外如果提高基区掺杂浓度，则对于一定的Vce，集电结耗尽层变化较小，也可以减小基区宽变效应的影响，提高厄利电压。但是这两条措施均与增大电流增益的要求冲突，应该综合考虑。
3.CMOS集成电路设计中，电流受哪些因素影响？15'
答：主要就是宽长比，电源电压，工艺参数，寄生参数这些
4.CMOS集成电路版图设计中，什么是有比例设计和无比例设计，对电学参数有哪些影响？15'
答：用电路分别实现二输入与非门：两个N管为串联，两个P管为并联；假设电路开关特性要求对称，即：上升时间Tr等于下降时间Tf ，则版图结构是不对称的,通常称为有比例的版图设计。这就要求NMOS 与PMOS的W/L成一定比例，从而影响其沟道电阻和源漏电流。
5.画出集成双极晶体管和集成MOSFET的纵向剖面图，并说明它们的工作原理的区别？20'
答：
6.对门电路而言，高低电平噪声容限受哪些因素影响？20’
答：电源电压，器件参数（宽长比、氧化层厚度），电压摆幅①当m V （开
关阈值）处在电压摆幅的中点附近时，低电平噪声容限和高电容噪声容限具有相同的值。②若希望使噪声容限最大并得到对称的特性，可以使PMOS 部分比NMOS 部分宽以均衡晶体管的驱动强度。③增益越大，噪声容限越大，当增益为无穷大时，噪声容限横跨整个电压摆幅。④适当提高电源电压也可以提高噪声容限，但这在TTL 电路中不可行。另外，噪声容限也与输入模式有关。
5.在双极集成电路制造中，为什么要采用外延和埋层工艺？
答：①外延：外延生长时控制气相反应中的杂质可以方便地形成不同导电类型、不同杂质浓度且杂质分布陡峭的外延层，满足某些特殊器件对材料结构和杂质分布的特殊要求。可以提高集电结击穿电压，而且比较好地解决了双极集成电路中的隔离问题。②埋层：减小集电区串联电阻，改善其频率特性。
6.什么是共价键(有什么特点)
答：共价键即共用电子对，是依靠共有自旋相反的配对的价电子所形成的结合力。共价键具有方向性和饱和性。共价键方向具有四面体对
称的特点，键角为
82109 。 8. 集成电路的分类。
答：①按电路功能分：数字集成电路、模拟集成电路、混合信号集成电路；②按电路结构分类：半导体集成电路、混合集成电路；③按有源器件结构和工艺分：双极型集成电路、MOS 集成电路、BiMOS 集成