7.《电子技术基础》复习题-时序逻辑电路

《电子技术基础》复习题

时序逻辑电路

一、填空题:

1.具有“置0”、“置1”、“保持”和“计数功能”的触发器是（）

2.触发器有门电路构成，但它不同门电路功能，主要特点是：（）

3.TTL型触发器的直接置0端Rd、置1端Sd的正确用法是（）

4.按触发方式双稳态触发器分为：（）

5.时序电路可以由（）组成

6.时序电路输出状态的改变（）

7.通常寄存器应具有（）功能

8.通常计数器应具有（）功能

9. M进制计数器的状态转换的特点是设初态后，每来（）个CP时，计数器又重回初态。

10.欲构成能记最大十进制数为999的计数器，至少需要（）个双稳触发器。

11. 同步时序逻辑电路中所有触发器的时钟端应（）。

二、选择题:

1.计数器在电路组成上的特点是（）

a)有CP输入端，无数码输入端b) 有CP输入端和数码输入端c) 无CP输入端，有数码输入

端

2.按各触发器的状态转换与CP的关系分类，计数器可分为（）计数器。

a）加法、减法和加减可逆b）同步和异步c）二、十和M进制

3. 按计数器的状态变换的规律分类，计数器可分为（）计数器。

a）加法、减法和加减可逆b）同步和异步c）二、十和M进制

4 按计数器的进位制分类，计数器可分为（）计数器。

a）加法、减法和加减可逆b）同步和异步c）二、十和M进制

5. n位二进制加法计数器有（）个状态，最大计数值是（）。

a）2n-1b）2n c）2n-1

6.分析时序逻辑电路的状态表，可知它是一只（）。

(a) 二进制计数器(b)六进制计数(c) 五进制计数器

7. 分析如图所示计数器的波形图，可知它是一只（）。

(a) 六进制计数器(b) 七进制计数器(c) 八进制计数器

C Q 0Q 1Q 2

8、逻 辑 电 路 如 图 所 示， 当A=“0”，B=“1”时，C 脉 冲 来 到 后 JK 触 发 器（ ）。 (a) 具 有 计 数 功 能 (b) 保 持 原 状 态 (c) 置“0” (d) 置“1”

B

Q

9、逻 辑 电 路 如 图 所 示， 分 析 C ，S ，R 的 波 形，当 初 始 状 态 为“0”时， t 1 瞬 间 输 出 Q 为 ( )。

(a) “0” (b) “1”

(c) Q n

C S R

t 1

10、555 集 成 定 时 器 电 路 如 图 所 示， 为 使 输 出 电 压 u O3 由 低 电 压 变 为 高 电 压， 则 输 入 端 6 和 2 的 电 压 应 满 足 （ ）。

(a)u U I6CC <2

3，u U I2CC <1

3 (b)u U I6CC >2

3，u U I2CC >

1

3 (c)u U I6CC <2

3

，u U I2CC >

1

3

11、 逻 辑 电 路 如 图 所 示， 当 A=“0”，B=“1” 时，C 脉 冲 来 到 后 D 触 发 器 (

)。

(a) 具 有 计 数 功 能 (b) 保 持 原 状 态 (c) 置“0” (d) 置“1”

B

12、 时 序 逻 辑 电 路 如 图 所 示， 原 状 态 为“0 0”， 当 发 出 寄 存 和 取 出 指 令 后 的 新 状 态 为 （ ）。

(a) 1 1

(b) 1 0

(c) 0 1

10

13、 分 析 某 时 序 逻 辑 电 路 状 态 表， 判 定 它 是（ ）。

(a) 二 进 制 计 数 器 (b) 十 进 制 计 数 器 (c) 其 它计 数 器

三、非客观题:

1.由555 集 成 定 时 器 组 成 的 电 路 如 图 所 示。 已 知U CC V =6 ， R 1＝ 2 k Ω，R 2＝5.1 k Ω，

C 1＝0.01 μF ，C 2＝33 μF ，C 3＝100 μF ，

合 上 开 关S ，8Ω 扬 声 器 发 出 声 响 ， 试 分 别 计 算R P ＝0 和R P ＝100 k Ω 时 的 声 响 频 率。

+

+

C 2:已 知 逻 辑 电 路 图 及 C ，S

D ，R D 的 波 形， 试 画 出 输 出Q 0，Q 1 的 波 形 （设Q 0，Q 1

的 初 始 状 态 均 为“0”）。

01

"1"

D

D

3、已 知 逻 辑 电 路 图 和 C 脉 冲 的 波 形 ， 试 写 出 F 0 和F 1 的 逻 辑 式， 并 列 出

F 0，F 1的 状 态 表 （设Q 0，Q 1 初 始 状 态 均 为“0”

）。

C

1

4、试 列 出 如 下 所 示 逻 辑 电 路 图 的 状 态 表？ 画 出 波 形 图， 并 指 出 是 什 么 类 型 的 计 数 器（设Q 0，Q 1 的 初 始 状 态 均 为“0”）。

D

5、列 出 逻 辑 电 路 图 的 状 态 表， 写 出 输 出F 的 逻 辑 式， 画 出 输 出Q 0，Q 1 及F 的

波 形 图， 计 算F 的 脉 宽 t W 和 周 期T （设 C 脉 冲 频 率 为1 kHz ， 各 触 发 器 初 始 状 态 均 为“0”）。

Q 1

Q 0C

F

6、非客观题:

已 知 逻 辑 电 路 图 及 C 脉 冲 波 形， 试 画 出 输 出 Q 0，Q 1 的 波 形（设Q 0，Q 1 的 初

始 状 态 均 为“0”）。

7、逻 辑 电 路 如 图 所 示，各 触 发 器 的 初 始 状 态 为“0”， 已 知C 脉 冲 的 波 形。 试 画 出 输 出Q 0，Q 1 和F 的 波 形 图。

8、

已 知 逻 辑 电 路 图 及 C 脉 冲 的波 形， 各 触 发 器 的 初 始 状 态 均 为 0， 画 出 输 出 Q 0，Q 1，Q 2 的 波 形。

C Q 0Q 1Q 2

9、逻 辑 电 路 如 图 所 示，各 触 发 器 的 初 始 状 态 为“0”， 若 已 知C 和A 的 波 形。 试 画 出Q 0，Q 1 的 波 形。

C A Q 0

Q 1

10、由555 集 成 定 时 器 组 成 的 电 路 如 图 所 示。HL 为 信 号 灯，已 知U CC V =12 ， R 1＝27 k Ω，R 2＝15 k Ω，R P ＝500 k Ω，C 1＝0.01 μF ，C 2＝50 μF ，C 3＝50 μF 。 试 求： 当R P 的 阻

值 调 到 最 大 时， 信 号 灯HL 亮 和 灭的 时 间 为 多 少？

+

+

11、 试分析下图电路的逻辑功能，并画出其状态转换图和工作波形。

（设触发器的初态为零）

《电子技术基础》复习题-时序逻辑电路参考答案

一、填空题： 1. JK 触发器 2.有记忆功能

3.有小圆圈时，不用时接高电平“1”；没有小圆圈时，不用时接低电平“0”

4.电平触发、主从触发和边沿触发

5.触发器或触发器和的组合门电路

6.与时序电路该时刻输入信号的状态和时序电路的原状态有关

7.存数、取数、清零与置数

8.清零、置数、累计CP 个数

9. M

10. 1099912=?≥-N N

11、连在一起

二、选择题: 1.（b ）、2. (b ) 、 3. (a )、 4. (c) 、 5. (b )、 6.(c) 、7. (a )、 8、( b ) 9. (b) 、10、( a ) 、11、( a ) 、12、( b) 、13、( b )

三、非客观题: 1、 为谐振电路

R P k =100Ω时 f R R R C =

++=1

0720386122

.().P Hz

R f R R C P Hz ==

+=0

1

072355122

.().

2、

C

R D

S D

Q 0

Q 1

3、逻 辑 式:F Q Q F Q Q 001110==

状 态

4、首 先 根 据 各 触 发 器 的 激 励 函 数 表 达 式 画 出 波 形 图。 J Q 01=，"1"0=K ；

J Q 10=， K 11=""由 波 形 图 可 列 出 状 态 表。 由 状 态 表 可 知 这 是 一 个 三 进 制 计

数 器。 由 于 两 只 触 发 器 受 同 一C 脉 冲 控 制， 故 为 同 步 型。 且 数 值 是 增

加 的， 即 加 法 计 数 器， 因 此 可 知 这 是 一 只 同 步 三 进 制 加 法 计 数 器。

Q 1

Q 0C

5、功 能 表 和 波 形 图 如 下， F ＝Q Q 01， 由 波 形 图 可 知：t W

=2ms ，3ms 。

Q 1

Q 0C F

6、 状 态 表 波 形 图

Q

1

Q 0

Q 0Q 102

00

1

0113

00

C C

7、

C Q 0Q 1

F

8、

状 态 表：

结 论：三 位 二 进 制 异 步 减 法 计 数 器

Q 0

Q 1Q 2

C

9、

C A

Q 0Q 1

1

234

5

6

10、信 号 灯HL 灭 的 时 间 为：t R C 1223

607071510

50100525==????=-... s s 信 号 灯HL 亮 的 时 间 为：

t R R R C 212207=++.()P =??+?+???=-0727105001015105010193336.() s s

第十三章 几种常用的时序逻辑电路

第十三章几种常用的时序逻辑电路 一、填空题 1.与组合逻辑电路不同，时序逻辑电路的特点是：任何时刻的输出信号不仅与____________有关，还与____________有关，是______（a.有记忆性b.无记忆性）逻辑电路。 2.触发器是数字电路中______（a.有记忆 b.非记忆）的基本逻辑单元。 3.在外加输入信号作用下，触发器可从一种稳定状态转换为另一种稳定状态，信号终止，稳态_________（a.不能保持下去 b. 仍能保持下去）。 4. JK触发器是________（a.CP为1有效b.CP边沿有效）。 +=+是_______触发器的特性方程。 5.1n n n Q JQ KQ 6.1n n +=+是________触发器的特性方程，其约束条件为Q S RQ ___________。 +=+是_____触发器的特征方程。 7.1n n n Q TQ TQ 8.在T触发器中，若使T=____，则每输入一个CP，触发器状态就翻转一次，这种具有翻转功能的触发器称为'T触发器，它的特征方程是________________。 9.我们可以用JK触发器转换成其他逻辑功能触发器，令 __________________，即转换成T触发器；令_______________， 即转换为'T触发器；令________________，即转换成D触发器。10.我们可以用D触发器转换成其他逻辑功能触发器，令 __________________，即转换成T触发器；令_______________， 即转换为'T触发器。 11.寄存器存放数据的方式有____________和___________；取出数据的方式有____________和___________。 12.寄存器分为_________寄存器和__________寄存器。 13.双拍工作方式的数码寄存器工作时需_____________。

时序逻辑电路试题

第五章时序电路 一、选择题 1．同步计数器和异步计数器比较，同步计数器的显著优点是。 A.工作速度高 B.触发器利用率高 C.电路简单 D.不受时钟C P控制。 2．把一个五进制计数器与一个四进制计数器串联可得到进制计数器。 3．下列逻辑电路中为时序逻辑电路的是。 A.变量译码器 B.加法器 C.数码寄存器 D.数据选择器 4.N个触发器可以构成最大计数长度（进制数）为的计数器。 》 5.N个触发器可以构成能寄存位二进制数码的寄存器。 +1 6．五个D触发器构成环形计数器，其计数长度为。 7．同步时序电路和异步时序电路比较，其差异在于后者。 A.没有触发器 B.没有统一的时钟脉冲控制 C.没有稳定状态 D.输出只与内部状态有关 8．一位8421B C D码计数器至少需要个触发器。 [ 9.欲设计0，1，2，3，4，5，6，7这几个数的计数器，如果设计合理，采用同 步二进制计数器，最少应使用级触发器。 10．8位移位寄存器，串行输入时经个脉冲后，8位数码全部移入寄存器中。 11．用二进制异步计数器从0做加法，计到十进制数178，则最少需要个触发器。 12．某电视机水平-垂直扫描发生器需要一个分频器将31500H Z的脉冲转换为60H Z的脉冲，欲构成此分频器至少需要个触发器。

13．某移位寄存器的时钟脉冲频率为100K H Z ，欲将存放在该寄存器中的数左移8 位，完成该操作需要 时间。 μS μS μS [ 14.若用J K 触发器来实现特性方程为AB Q A Q n 1n +=+，则J K 端的方程为 。 =A B ，K =B A + =A B ，K =B A =B A +，K =A B =B A ，K =A B 15．要产生10个顺序脉冲，若用四位双向移位寄存器CT74LS194来实现，需要 片。 16．若要设计一个脉冲序列为10的序列脉冲发生器，应选用 个触发器。 二、判断题（正确打√，错误的打×） 1．同步时序电路由组合电路和存储器两部分组成。（ ） 2．组合电路不含有记忆功能的器件。（ ） ~ 3．时序电路不含有记忆功能的器件。（ ） 4．同步时序电路具有统一的时钟CP 控制。（ ） 5．异步时序电路的各级触发器类型不同。（ ） 6．环形计数器在每个时钟脉冲CP 作用时，仅有一位触发器发生状态更新。（ ） 7．环形计数器如果不作自启动修改，则总有孤立状态存在。（ ） 8．计数器的模是指构成计数器的触发器的个数。（ ） 9．计数器的模是指对输入的计数脉冲的个数。（ ） 10．D 触发器的特征方程Q n +1=D ，而与Q n 无关，所以，D 触发器不是时序电路。（ ） 11．在同步时序电路的设计中，若最简状态表中的状态数为2N ，而又是用N 级 触发器来实现其电路，则不需检查电路的自启动性。（ ） 12．把一个5进制计数器与一个10进制计数器串联可得到15进制计数器。（ ） < 13．同步二进制计数器的电路比异步二进制计数器复杂，所以实际应用中较少使 用同步二进制计数器。（ ） 14．利用反馈归零法获得N 进制计数器时，若为异步置零方式，则状态S N 只是 短暂的过渡状态，不能稳定而是立刻变为0状态。（ ）

第六章 时序逻辑电路(阎)

第六章时序逻辑电路

6.1 概述 一、时序逻辑电路的特点 1.功能上：任一时刻的输出不仅取决于该时刻的输入， 还与电路原来的状态有关。 例：串行加法器，两个多位数从低位到高位逐位相加 2. 电路结构上 ①一定包含存储电路 ②存储器状态和输入变量共同决 定输出.

二、时序电路的一般结构形式与功能描述方法

可以用三个方程组来描述：?????===),...,,,...,,(... ),...,,,,....,,() ,(21211212111l j l i q q q x x f y q q q x x x f y Q X F Y 输出方程?????===),...,,,,...,,(...),...,,,,...,,(),(21211212111l i k l i q q q x x x g z q q q x x x g z Q X F Y 驱动方程?????===+++) ,...,,,,...,,(...),...,,,,...,,() ,(2121121211111n l n n i l n l n l n n i n n n q q q z z z h q q q q z z z h q Q Z H Q 状态方程

三、时序电路的分类 1、同步时序电路与异步时序电路 同步：存储电路中所有触发器的时钟使用统一的cp, 触发器状态变化发生在同一时刻。 异步：没有统一的cp,触发器状态的变化有先有后。 2、Mealy 型和Moore 型 Mealy 型：Moore 型：仅取决于电路状态有关、与) Q (F Y Q X ) Q ,X (F Y ==

时序逻辑电路设计

引言 人类社会进步，各种仪器测试设备的以电子设备代替成为趋势，各类测试仪器都希望通过电子设备来实现。电子设备在实现相应参数的测量时，具有简单容易操作，而且数据便于计算机处理等优点。目前科技的飞速进展与集成电路的发展应用，有密不可分的关系。十九世纪工业革命主要以机器节省人力，二十世纪的工业的革命则主要以电脑为人脑分劳。而电脑的发展归于集成电路工业。 集成电路是将各种电路器件集成于半导体表面而形成的电路。近年来集成电路几乎成为所有电子产品的心脏。由于集成电路微小化的趋向，使电子产品得以“轻、薄、短、小”。故集成电路工业又称微电子工业。差不多在同时数字计算机的发展提供了应用晶体管的庞大潜在市场。 20世纪90年代以后，电子科学和技术取得了飞速的发展，其标志就是电子计算机的普及和大规模集成电路的广泛应用。在这种情况下，传统的关于数字电路的内容也随之起了很大的变化，在数字电路领域EDA工具已经相当成熟，无论是电路内容结构设计还是电路系统设计，以前的手工设计都被计算机辅助设计或自动设计所取代。 通过长期的学习微电子专业理论知识，我们应该多动手实践把理论知识与实践相结合，加强对理论知识的把握。本文是十进制同步计数器的设计，对十进制同步计数器的设计进行电路原理图设计以及仿真，版图设计，版图验证。 1 设计技术要求 （1）项目名称：十进制同步计数器的设计 （2）使用工艺：2.0um硅栅工艺(tanner)或者1.0um硅栅工艺(cadence) （3）供电电源：5V （4）输入要求：异步清除，CMOS电平 （5）进行原理图设计，并完成电路的仿真 （6）版图设计，完成LVS一致性检验，生成相应的GDSII文档 2 设计构思及理论 2.1 设计思路 十进制同步计数器的设计可以细化成下列步骤： ①建立最简原始状态图。 ②确定触发器级数，进行状态编码。 ③用状态装换卡诺图化简，求状态方程和输出方程。 ④查自启动特性。 ⑤确定触发类型，求驱动方程。 ⑥画逻辑图。

第五章时序逻辑电路

第五章时序逻辑电路

第五章 触发器 本章教学目的、要求： 1. 掌握各种触发器的逻辑功能和工作原理。 2. 熟悉各种触发器的电路结构及动作特点。 3. 了解不同功能触发器之间的相互转换。 重点：触发器的逻辑功能和动作特点。 难点：触发器的不同电路结构及各自的动作特点。 第一节 概 述 触发器:(Flip-Flop)能存储一位二进制信号的基本单元。用FF 表示。 特点： 1．具有两个能自行保持的稳定状态，用来表示逻辑状态的0和1，或二进制数的0和1。 2．根据不同的输入信号可以置成 1 或 0 状态。 根据电路结构不同分为：基本RS 触发器、同步RS 触发器、主从触发器、边沿触发器。 按逻辑功能分：RSFF 、DFF 、JKFF 、TFF 等。 3．根据存储数据的原理不同分为：静态触发器和动态触发器。 第二节 SR 锁存器 一、电路结构与工作原理 1.电路结构和工作原理： 触发器的1状态：0,1='=Q Q 触发器的0状态：1,0='=Q Q ① 当R'D =0， S' D =1时，无论触发器原来处于什么状态，其次态一定为0，即Q =0，Q' =1，称触发器处于置0(复位)状态。 ② 当R'D =1，S'D =0时，无论触发器原来处于什么状态，其次态一定为1，即Q =1，Q'=0， S R 图形符号 Q Q ' D 'S D 'R 置位端 或置1 复位端 或 Q Q ' D 'S D 'R 电路结构

称触发器处于置1(置位)状态。 ③ 当R'D =1，S'D =1时，触发器状态不变，即Q *=Q ，称触发器处于保持(记忆)状态。 ④ 当R'D =0，S'D =0时，两个与非门输出均为1(高电平)，此时破坏了触发器的互补输出关系，而且当R'D 、S'D 同时从0变化为1时，由于门的延迟时间不一致，使触发器的次态不确定，即Q *=?，这种情况是不允许的。因此规定输入信号R'D 、S'D 不能同时为0，它们应遵循R'D + S'D =1的约束条件。 从以上分析可见，基本RS 触发器具有置0、置1和保持的逻辑功能，通常称S'D 为置1端或置位(SET)端，R'D 称为置0或复位(RESET)端，因此该触发器又称为置位—复位(SetReset)触发器或R D S D 触发器，其逻辑符号如上图所示。因为它是以R'D 和S'D 为低电平时被清0和置1的，所以称R'D 、S'D 低电平有效，且在图中输入端加有小圆圈。 2．逻辑功能的描述 ①特性表 用与非门构成的基本RSFF 也可用右表描述。 只需将表中的R'D 和S'D 看作是该触发器输入信号 ②特性方程： ③状态转换图：(简称状态图) *='+=D D D D R S Q R S Q R = 0 R = ×S =0S =× R =0 R = 1S = 0 置1 置0 不允许 保持

第6章-时序逻辑电路.

6 时序逻辑电路 6.1.1 已知一时序电路的状态表如表题6.1.1所示，A为输入信号，试作出相应的状态图。 解：由状态图的概念及已知的状态表，可画出对应的状态图，如图题解6.1.1所示。 6.1.2已知状态表如表题6.1.2所示，输入为X1X0，试作出相应的状态图。 解：根据表题6.1.2所示的状态表，作出对应的状态图如图题解6.1.2所示。

6.1.3已知状态图如图题6.1.3所示，试列出它的状态表。 解：按图题6.1.3列出的状态表如表题解6.1.3所示。 6.1.5 图题6.1.5所示是某时序电路的状态图，设电路的初始状态为01，当序列A=100110（自左至右输入）时，求该 电路输出Z的序列。 解：由图题6.1.5所示的状态图可知，当初态为01，输入信号的序列A=100110时，该时序 电路将按图题解6.1.5所示的顺序改变状态，因而对应的输出序列为Z=011010。

6.1.6已知某时序电路的状态表如表题6.1.6所示，输入A，试画出它的状态图。如果电路的初始状态在b，输入信号A一次是0、1、0、1、1、1、1，试求出其相应的输出。 解：根据表题6.1.6所示的状态表，可直接画出与其对应的状态图，如图题解6.1.6（a）当从初态b开始，依次输入0、1、0、1、1、1、1信号时，该时序电路将按图题解6.1.6（b）所示的顺序改变状态，因而其对应的输出为1、0、1、0、1、0、1。 6.2 同步时序逻辑电路的分析 6.2.1 试分析图题6.2.1（a）所示时序电路，画出其状态表和状态图。设电路的初始状态为0，试画出6.2.1（b）所示波形作用下，Q和Z的波形图。

通用数字电路与数字电子技术课后答案第七章.doc

第七章 时序逻辑电路 1.电路如图P7.1所示，列出状态转换表，画出状态转换图和波形图，分析电路功能。 图P7.1 解： （1）写出各级的W.Z 。 D 1=21Q Q ，D 2=Q 1，Z=Q 2CP ( 2 ) 列分析表 ( 3 ) 状态转换表 （4 图7.A1 本电路是同步模3计数器。 2. 已知电路状态转换表如表P7.1所示，输入信号波形如图P7.2所示。若电路的初始状态为Q2Q1 = 00，试画出Q2Q1的波形图（设触发器的下降沿触发）。 Q 2 Q 1 D 2 D 1 Q 2n+1 Q 1n+1 Z 0 0 0 1 0 1 0 0 1 1 0 1 0 0 1 0 0 0 0 0 1 1 1 1 0 1 0 1 Q 2 Q 1 Q 2n+1 Q 1n+1 Z 0 0 0 1 0 0 1 1 0 0 1 0 0 0 1 1 1 1 0 1 CP 表P7.1 X Q 2 Q 1 0 1 00 01 10 11 01/1 10/0 10/0 01/1 11/1 10/0 11/0 00/1 CP X Q 1 0 Q 2 0 Z CP Q 1 0 Q 1 0 Z ( b ) Q 2 Q 1 /Z ( a ) 01/0 11/1 10/1 00/0

解：由状态转换表作出波形图 3. 试分析图P7.3所示电路，作出状态转换表及状态转换图，并作出输入信号为0110111110相应的输出波形（设起始状态Q 2Q 1 = 00 ）。 ( a ) ( b ) 解：（1）写W.Z 列分析表 J 1 = XQ 2 J 2 = X Z =12Q Q X K 1 = X K 2 =1Q X ( 2 ) 作出状态转换表及状态转换图 X Q 2 Q 1 0 1 00 01 00/1 00/1 10/1 11/1 X Q 2 Q 1 J 2 K 2 J 1 K 1 Q 2n+1 Q 1n+1 Z 0 0 0 0 1 0 1 0 0 1 0 0 1 0 1 0 1 0 0 1 0 1 0 0 1 0 1 0 0 1 0 1 1 0 1 0 1 0 0 1 1 0 0 1 1 0 0 1 0 1 1 0 1 1 0 0 0 1 1 1 1 1 0 1 1 1 0 0 1 1 1 1 1 1 0 1 0 1 1 0 CP X 图P7.3 CP X Q 1 0 Q 1 0 Z 图P7.A2 0 /1 0 /1 0 /1 1/1 1/1 0/1 01 11 00

第十三章 时序逻辑电路

第十三章时序逻辑电路 第十四章脉冲的产生和整形电路 盐城技师学院 一、填空题（每格1分，共20分） 1、时序电路是由和组成。 2、时序逻辑电路在逻辑功能方面的特点是电路的输出状态不仅与 有关，而且与有关。 3、一个十进制为37，则对应的二进制数为，对应的8421BCD码 为。 4、一个四位8421BCD码十进制加法计数器，若初始状态为0000，输入第 七个脉冲后，计数器的状态为，输入第十个脉冲后，计数器的状态为。 5、一个七段数码管显示器，输入为高电平时数码管发光，则当 abcdefg=1011011时，显示的十进制数为。 6、施密特触发器是一个有的反相器，是一个稳态触发 器，具有特性。 7、多谐荡器没有，电路不停地在两个之间转换，而这个 转换的快慢主要取决于的速度。 8、单稳态触发器在脉冲电路中广泛应用于电路的、等方面。 9、施密特触发器的主要用途有、和。 二、判断题（每题2分。共16分） （）1、移位寄存器可以并行输出，也可以串输出。

（）2、多谐振荡器输出的们号是正弦波。 （）3、有8个触发器的二进制异步计数器能表达到56种状态。 （）4、编码是译码的逆过程。 （）5、数码寄存器不但具有寄存器数码的功能，而且还有数码移位的功能。 ( ) 6、单稳态触发器电路的最大工作频率由外加觖发脉冲的频率决定。（）７、由三个触发器组成的二进制加法计数器，计数器最大的模是10。（）８、构成计数器电路的器件必须具有记忆功能。 三、选择题（每题4分，共32分） 1、一个十进制计数器，至少需要几个触发器构成？（） A、2个 B、3个 C、4个 D、5个 2、一个八进制计数器，最多能记忆（）个脉冲，第（）个脉冲到来后， 向高位进一。 A、7 B、8 C、9 D、10 3、一个512位移位寄存器用作廷迟线，如果时钟频率是4MHZ，则数据通 过该廷迟线的时间为（） A、128us B、127.75us C、256us D、125us 4、下列电路中不属于时序电路的是（） A、计数器 B、数码寄存器 C、译码器 D、触发器 5、施密特触发器常用于对脉冲波形的（） A、延时和定时 B、计数与寄存 C、整形与变换

第八章时序逻辑电路学习资料

第八章时序逻辑电路

第八章时序逻辑电路 第一节寄存器 一、单项选择题 1.N个触发器可以构成能寄存位二进制数码的寄存器。（） A.N-1 B.N C.N+1 D.2N 2.存储8位二进制信息要个触发器。 A.2 B.3 C.4 D.8 3.8位移位寄存器，串行输入时经个脉冲后，8位数码全部移入寄存器中。 A.1 B.2 C.4 D.8 4.有一个左移移位寄存器，当预先置入1011后，其串行输入固定接0，在4个移位脉冲CP作用下，四位数据的移位过程是（） A.1011-0110-1100-1000-0000 B.1011-0101-0010-0001-0000 C.1011-1100-1101-1110-1111 D.1011-1010-1001-1000-0111 5.由三级触发器构成环形计数器的计数摸值为（ ) A.8 B.6 C.3 D.16 6.如图8-7所示电路的功能为（）A.并行输入寄存器 B.移位寄存器 C.计数器 D.序列信号发生器 7.由四位移位寄存器构成的顺序脉冲发生器可产生个顺序脉冲。（） A.2 B.4 C.8 D.16 8.现欲将一个数据串延时4个CP的时间，则最简单的办法采用（） A.4位并行寄存器 B.4位移位寄存器 C.4进制计数器 D.4位加法器 二、判断题 1.时序电路中不含有记忆功能的器件。（ ) 2.移位寄存器74LS194可串行输入并行输出，但不能串行输入串行输出。（） 仅供学习与交流，如有侵权请联系网站删除谢谢2

3.时序逻辑电路在某一时刻的输出状态与该时刻之前的输入信号无关。（ ) 4.时序电路一定不要组合电路。（） 三、多项选择题 1.寄存器按照功能不同可分为（） A.数据寄存器 B.移位寄存器 C.暂存器 D.计数器 2.数码寄存器的特点是（） A.存储时间短 B.速度快 C.可做高速缓冲器 D.一旦停电后存储数码全部消失 3.移位寄存器按移位方式可分为（） A.左移移位寄存器 B.右移移位寄存器 C.双向移位寄存器 D.集成移位寄存器 第二节计数器 一、填空题1.触发器有个稳定状态，它可以记录位二进制码，存储8位二进制信息需要个触发器。 2.按进位体制的不同，计数器可分为计数器和计数器等；按计数过程中数字增减趋势的不同，计数器可分为计数器、计数器和计数器。 3.要构成五进制计数器，至少需要个触发器。 4.设集成十进制（默认为8421码）加法计数器的初态为Q3Q2Q1Q0=1001，则经过5个CP 脉冲以后计数器的状态为 . 5.在各种寄存器中，存放N位二进制数码需要个触发器。 二、单项选择题 1.按各触发器的CP所决定的状态转换区分，计数器可分为计数器。（） A.加法、减法和可逆 B.同步和异步 C.二、十和N进制 D.以上均不正确 2.将一个D触发器处于技术状态时，下列做法正确的是（） A.D端接固定高电平 B.D端悬空 C.D端与Q端相联 D.D与Q非端相联 仅供学习与交流，如有侵权请联系网站删除谢谢3

第5章 时序逻辑电路思考题与习题题解

思考题与习题题解 5-1填空题 （1）组合逻辑电路任何时刻的输出信号，与该时刻的输入信号有关；与电路原来所处的状态无关；时序逻辑电路任何时刻的输出信号，与该时刻的输入信号有关；与信号作用前电路原来所处的状态有关。 （2）构成一异步n2进制加法计数器需要 n 个触发器，一般将每个触发器接成计数或T’型触发器。计数脉冲输入端相连，高位触发器的 CP 端与邻低位Q端相连。 （3）一个4位移位寄存器，经过 4 个时钟脉冲CP后，4位串行输入数码全部存入寄存器；再经过 4 个时钟脉冲CP后可串行输出4位数码。 （4）要组成模15计数器，至少需要采用 4 个触发器。 5-2 判断题 （1）异步时序电路的各级触发器类型不同。（×）（2）把一个5进制计数器与一个10进制计数器串联可得到15进制计数器。（×）（3）具有 N 个独立的状态，计满 N 个计数脉冲后，状态能进入循环的时序电路，称之模N计数器。（√）（4）计数器的模是指构成计数器的触发器的个数。（×） 5-3 单项选择题 （1）下列电路中，不属于组合逻辑电路的是（D）。 A.编码器 B.译码器 C. 数据选择器 D. 计数器 （2）同步时序电路和异步时序电路比较，其差异在于后者( B )。 A.没有触发器 B.没有统一的时钟脉冲控制 C.没有稳定状态 D.输出只与内部状态有关 （3）在下列逻辑电路中，不是组合逻辑电路的有( D )。 A.译码器 B.编码器 C.全加器 D.寄存器 （4）某移位寄存器的时钟脉冲频率为100KHz，欲将存放在该寄存器中的数左移8位，完成该操作需要（B）时间。 A.10μS B.80μS C.100μS D.800ms （5）用二进制异步计数器从0做加法，计到十进制数178，则最少需要（ C ）个触发器。 A.6 B.7 C.8 D.10 （6）某数字钟需要一个分频器将32768Hz的脉冲转换为1HZ的脉冲，欲构成此分频器至少需要（B）个触发器。 A.10 B.15 C.32 D.32768 （7）一位8421BCD码计数器至少需要（B）个触发器。 A.3 B.4 C.5 D.10

时序逻辑电路的设计方法

5.2 时序逻辑电路的设计方法 本次重点内容： 1、同步时序逻辑电路的设计方法。 2、异步时序逻辑电路的设计方法。 教学过程 5.2.1 同步时序逻辑电路的设计 一、同步时序逻辑电路的设计方法 设计关键：根据设计要求→确定状态转换的规律→求出各触发器的驱动方程。 设计步骤：（先简单介绍，通过以下的举例后，再进行总结，特别再点出设计关键）1．根据设计要求，设定状态，确定触发器数目和类型。画出状态转换图。 2．状态化简 前提：保证满足逻辑功能要求。 方法：将等价状态（多余的重复状态）合并为一个状态。 3．状态分配，列出状态转换编码表 通常采用自然二进制数进行编码。N为电路的状态数。 每个触发器表示一位二进制数，因此，触发器的数目n可按下式确定 2n≥N>2n–1 4．画状态转换卡诺图，求出状态方程、输出方程 选择触发器的类型（一般可选JKF/F或DF/F，由于JK触发器使用比较灵活，因此，在设计中多选用JK触发器。）将状态方程和触发器的特性方程进行比较→驱动方程。 5．根据驱动方程和输出方程画逻辑图。 6．检查电路有无自启动能力。 如设计的电路存在无效状态时，应检查电路进入无效状态后，能否在时钟脉冲作用下自动返回有效状态工作。如能回到有效状态，则电路有自启动能力；如不能，则需修改设计，使电路具有自启动能力。 二、同步时序逻辑电路的设计举例 [例1] 试设计一个同步七进制加法计数器。

解：设计步骤 （1）根据设计要求，设定状态，画状态转换图。 七进制→7个状态→用S0，S1，…，S6表示 状态转换图如下所示： （2）状态化简。 本例中7个状态都是有效状态。 （3）状态分配，列状态转换编码表。 根据式2n≥N>2n–1，→ N＝7，n＝3，即采用三个触发器。 选用三位自然二进制加法计数编码→列出状态转换编码表。 （4）选择触发器的类型，求出状态方程，驱动方程和输出方程。根据状态转换编码表→得到各触发器次态和输出函数的卡诺图。得 输出方程为： Y= Q2n Q1n

第13章触发器及时序逻辑电路习题汇总

第十三章触发器和时序逻辑电路 13.1重点内容提要 时序逻辑电路由组合逻辑电路和具有记忆作用的触发器构成。时序逻辑电路的特点是：其输出不仅仅取决于电路的当前输入，而且还与电路的原来状态有关。 1．双稳态触发器 双稳态触发器的特点： 1）.有两个互补的输出端Q 和Q。 2）．有两个稳定状态。“1”状态和“0” 状态。通常将Q = 1和Q= 0 称为“1”状态，而把Q = 0和Q = 1称为“0” 状态。 3）．当输入信号不发生变化时，触发器状态稳定不变。 4）．在一定输入信号作用下，触发器可以从一个稳定状态转移到另一个稳定状态。 按其逻辑功能，触发器可分为：RS触发器，JK触发器、D触发器、T触发器和T’触发器。 各时钟控制触发器的逻辑符号和逻辑功能见表13.1.1： 把一种已有的触发器通过加入转换逻辑电路，可以转换成为另一种功能的触发器。 2．同步时序逻辑电路的分析

同步时序逻辑电路的分析步骤如下： 1．由给定的逻辑电路图写出下列各逻辑方程式： （1）各触发器的特性方程。 （2）各触发器的驱动方程。 （3）时序电路的输出方程。 2．将驱动方程代入相应触发器的特性方程，求得电路的状态方程（或次态方程）。 3．根据状态方程和输出方程，列出该时序电路的状态表，画出状态转换图或时序图。 4．根据电路的状态转换图说明该时序逻辑电路的逻辑功能。 3．典型的时序逻辑电路 在数字系统中，最典型的时序逻辑电路是寄存器和计数器。 1）寄存器 寄存器是用来存储数据或运算结果的一种常用逻辑部件。寄存器的主要组成部分是在双稳态触发器基础上加上一些逻辑门构成。按功能分，寄存器分为数码寄存器和移位寄存器。移位寄存器是既能寄存数码，又能在时钟脉冲的作用下使数码向高位或向低位移动的逻辑功能部件。通常有左移寄存器、右移寄存器、双向移位寄存器和循环移位寄存器。移位寄存器可实现数据的串行、并行转换，数据的运算和数据的处理等。 2）计数器 计数器是一种对输入脉冲数目进行计数的时序逻辑电路，被计数的脉冲信号称为计数脉冲。计数器除计数外，还可以实现定时、分频等，在计算机及数字系统中应用极广。 计数器种类很多，通常有如下不同的分类方法。 （1）按逻辑功能可分为加法计数器、减法计数器和可逆计数器。 （2）按计数进制可分为二进制计数器、十进制计数器和任意进制计数器等。 （3）按工作方式可分为同步计数器和异步计数器。 集成电路74161型四位同步二进制计数器 图13.1.1为74161型四位同步二进制可预置计数器的外引线排列图及其逻辑符号，其中D R 是异步 (a ) 外引线排列图 (b ) 逻辑符号 图13.1.1 74161型四位同步二进制计数器 清零端，LD 是预置数控制端，0123A A A A 是预置数据输入端，EP 和ET 是计数控制端，Q 3Q 2Q 1Q 0是计数输出端，RCO 是进位输出端。74161型四位同步二进制计数器具有以下功能： ① 异步清零。D R =0时，计数器输出被直接清零，与其他输入端的状态无关。 ② 同步并行预置数。在D R =1条件下，当LD =0且有时钟脉冲CP 的上升沿作用时，3A 、2A 、1A 、0A 输入端的数据3d 、2d 、1d 、0d 将分别被3Q 、2Q 、1Q 、0Q 所接收。 ③ 保持。在D R LD ==1条件下，当=?EP ET 0，不管有无CP 脉冲作用，计数器都将保持原有状态

第9章 时序逻辑电路部分习题解答

第9章时序逻辑电路习题解答 9.1 d R端和d S端的输入信号如题9.1图所示，设基本RS触发器的初始状态分别为1和0两种情况，试画出Q端的输出波形。 题9.1图 9.2 同步RS触发器的CP、R、S端的状态波形如题9.2图所示。设初始状态为0和1两种情况，试画出Q端的状态波形。 题9.2图 9.3 设主从型JK触发器的初始状态为0，J、K、CP端的输入波形如题9.3图所示。试画出Q端的输出波形（下降沿触发翻转）。 解： 9.4 设主从型JK触发器的初始状态为0，J、K、CP端输入波形如题9.4图所示。试画出Q端的输出波形（下降沿触发翻转）。如初始状态为1态，Q端的波形又如何？ 解：

第9章时序逻辑电路225 9.5 设维持阻塞型D触发器的初始状态为0，D端和CP端的输入波形如题9.5图所示，试画出Q端的输出波形（上升沿触发翻转）。如初始状态为1态，Q端的波形又如何？ 题9.3图 题9.4图题9.5图 9.6 根据CP时钟脉冲，画出题9.6图所示各触发器Q端的波形。（1）设初始状态为0；（2）设初始状态为1。（各输入端悬空时相当于“1”） 题9.6图

第9章时序逻辑电路 226 9.7 题9.7图所示的逻辑电路中，有J和K两个输入端，试分析其逻辑功能，并说明它是何种触发器。 题9.7图 9.8 根据题9.8图所示的逻辑图和相应的CP、d R、D的波形，试画出Q1和Q2端的输出波形。设初始状态Q1=Q2=0。 题9.8图

第9章 时序逻辑电路 227 9.9 试用4个D 触发器组成一个四位右移移位寄存器。设原存数码为“1101”，待存数码为“1001”。试列出移位寄存器的状态变化表。 9.10 在题9.10图所示的逻辑电路中，试画出Q 1和Q 2端的输出波形，时钟脉冲是一连续的方波脉冲。如果时钟脉冲频率是4000Hz ，那么 Q 1和Q 2波形的频率各为多少？设初始状态Q 1=Q 2=0。 9.11 题9.11图是用主从JK 触发器组成的8421码异步十进制计数器，试分析其计数功能。 题9.11图 题9.10图

《数字逻辑电路(A)》复习题第六章时序电路

时序逻辑电路 一、选择题 1．同步计数器和异步计数器比较，同步计数器的显著优点是。 A.工作速度高 B.触发器利用率高 C.电路简单 D.不受时钟C P控制。 3．下列逻辑电路中为时序逻辑电路的是。 A.变量译码器 B.加法器 C.数码寄存器 D.数据选择器 4.N个触发器可以构成最大计数长度（进制数）为的计数器。 A.N B.2N C.N2 D.2N 5.N个触发器可以构成能寄存位二进制数码的寄存器。 A.N-1 B.N C.N+1 D.2N 6． 7．同步时序电路和异步时序电路比较，其差异在于后者。 A.没有触发器 B.没有统一的时钟脉冲控制 C.没有稳定状态 D.输出只与内部状态有关 8．一位8421B C D码计数器至少需要个触发器。 A.3 B.4 C.5 D.10 9.欲设计0，1，2，3，4，5，6，7这几个数的计数器，如果设计合理，采用同 步二进制计数器，最少应使用个触发器。 A.2 B.3 C.4 D.8 10．8位移位寄存器，串行输入时经个脉冲后，8位数码全部移入寄存器中。 A.1 B.2 C.4 D.8 二、判断题（正确打√，错误的打×） 1．同步时序电路由组合电路和存储器两部分组成。（√） 2．组合电路不含有记忆功能的器件。（√） 3．时序电路不含有记忆功能的器件。（×） 4．同步时序电路具有统一的时钟CP控制。（√） 5．异步时序电路的各级触发器类型不同。（×） 6．环形计数器在每个时钟脉冲CP作用时，相临状态仅有一位触发器发生状态更新。（×） 7．环形计数器如果不作自启动修改，则总有孤立状态存在。（√） 8．计数器的模是指构成计数器的触发器的个数。（×） 10．D触发器的特征方程Q n+1=D，而与Q n无关，所以，D触发器不是时序电路。（×）

实验三 时序逻辑电路

实验三时序逻辑电路 学习目标： 1、掌握时序逻辑电路的一般设计过程 2、掌握时序逻辑电路的时延分析方法，了解时序电路对时钟信号相关参数的基本要求 3、掌握时序逻辑电路的基本调试方法 4、熟练使用示波器和逻辑分析仪观察波形图 实验内容： 1、广告流水灯（第9 周课内验收）用触发器、组合函数器件和门电路设计一个广告流水灯，该流水灯由8 个LED 组成，工作时始终为1 暗7 亮，且这一个暗灯循环右移。 (1) 写出设计过程，画出设计的逻辑电路图，按图搭接电路 (2) 将单脉冲加到系统时钟端，静态验证实验电路 (3) 将TTL 连续脉冲信号加到系统时钟端，用示波器观察并记录时钟脉冲CP、触发器的输出端Q2、Q1、Q0 和8 个LED 上的波形。 2、序列发生器（第10 周课内实物验收计数器方案）分别用MSI 计数器和移位寄存器设计一个具有自启动功能的01011 序列信号发生器 (1) 写出设计过程，画出电路逻辑图 (2) 搭接电路，并用单脉冲静态验证实验结果 (3) 加入TTL 连续脉冲，用示波器观察观察并记录时钟脉冲CLK、序列输出端的波形。 3、4 位并行输入-串行输出曼切斯特编码电路（第10周课内验收，基础要求占70%，扩展要求占30%） 在电信与数据存储中, 曼彻斯特编码（Manchester coding），又称自同步码、相位编码（phase encoding，PE），它能够用信号的变化来保持发送设备和接收设备之间的同步，在以太网中，被物理层使用来编码一个同步位流的时钟和数据。曼彻斯特编码用电压的变化来分辨0 和1，从高电平到低电平的跳变代表0，而从低电平到高电平的跳变代表1。信号的保持不会超过一个比特位的时间间隔。即使是0 或1 的序列，信号也将在每个时间间隔的中间发生跳变。这种跳变将允许接收设备的时钟与发送设备的时钟保持一致，图3.1 为曼切斯特编码的例子。 设计一个电路，它能自动加载4 位并行数据，并将这4位数据逐个串行输出（高位在前），每个串行输出位都被编码成曼切斯特码，当4 位数据全部传输完成后，重新加载新数据，继续传输，如图3.2 所示。

第5章--时序逻辑电路习题解答

5-1 分析图5.77所示时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图和时序图。 CLK Z 图5.77 题 5-1图 解：从给定的电路图写出驱动方程为： 0012 10 21()n n n n n D Q Q Q D Q D Q ?=??=?? =?? e 将驱动方程代入D 触发器的特征方程D Q n =+1 ，得到状态方程为： 10012110 12 1()n n n n n n n n Q Q Q Q Q Q Q Q +++?=??=??=??e 由电路图可知，输出方程为 2 n Z Q = 根据状态方程和输出方程，画出的状态转换图如图题解5-1(a ）所示，时序图如图题解5-1(b ）所示。 题解5-1(a ）状态转换图

1 Q 2/Q Z Q 题解5-1(b ）时序图 综上分析可知，该电路是一个四进制计数器。 5-2 分析图5.78所示电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。A 为输入变量。 Y A 图5.78 题 5-2图 解：首先从电路图写出驱动方程为： () 0110101()n n n n n D AQ D A Q Q A Q Q ?=? ?==+?? 将上式代入触发器的特征方程后得到状态方程 () 1011 10101()n n n n n n n Q AQ Q A Q Q A Q Q ++?=? ?==+?? 电路的输出方程为： 01n n Y AQ Q = 根据状态方程和输出方程，画出的状态转换图如图题解5-2所示

Y A 题解5-2 状态转换图 综上分析可知该电路的逻辑功能为： 当输入为0时，无论电路初态为何，次态均为状态“00”，即均复位； 当输入为1时，无论电路初态为何，在若干CLK 的作用下，电路最终回到状态“10”。 5-3 已知同步时序电路如图5.79(a)所示，其输入波形如图5.79 (b)所示。试写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图和时序图，并说明该电路的功能。 X (a) 电路图 1234CLK 5678 X (b)输入波形 图5.79 题 5-3图 解：电路的驱动方程、状态方程和输出方程分别为： 0010110001101101 1, ,n n n n n n n n n n J X K X J XQ K X Q X Q XQ X Q XQ Q XQ XQ XQ Y XQ ++?==??==???=+=?? ?=+=+?= 根据状态方程和输出方程，可分别做出11 10,n n Q Q ++和Y 的卡诺图，如表5-1所示。由此 做出的状态转换图如图题解5-3（a)所示，画出的时序图如图题解5-3（b ）所示。

最新数字电路第六章时序逻辑电路练习题CAO

第六章时序逻辑电路复习练习题 一、填空题： 1.构造一个模6计数器需要个状态，个触发器。构成一个1位十进制同步加法计数器至少需要（）个JK触发器，一个1位5进制同步加法计数器至少需要（）个JK触发器。 2.若要构成七进制计数器，最少用_________个触发器，它有______个无效状态。 3.构成一异步n2进制加法计数器需要 n 个触发器，一般将每个触发器接成计数或T’型触发器。计数脉冲输入端相连，高位触发器的 CP 端与邻低位Q端相连。 4. 一个4位移位寄存器，经过 4 个时钟脉冲CP后，4位串行输入数码全部存入寄存器；再经过 4 个时钟脉冲CP后可串行输出4位数码。 5. 要组成模15计数器，至少需要采用 4 个触发器。 6.按计数器中各触发器翻转时间可分为_同步计数器_，异步计数器_。 7. 74LS161是_a_（a.同步b.异步）二进制计数器。它具有_清除_，_置数__，_保持_和计数等四种功能。 8. 74LS290是__b__（a.同步b.异步）非二进制计数器。 9.在计数过程中，利用反馈提供置数信号，使计数器将指定数置入，并由此状态继续计数，可构成N进制计数器，该方法有_同步_置数和_异步置数两种。 10.将模为M和N的两片计数器a_（a.串接b.并接），可扩展成__M*N__进制的计数器。 二、选择题： 1、一个计数器的状态变化为：000 001 010 011 100 000，则该计数器是（ 2 ）进制（3 ）法计数器。 （1）4 （2）5 （3）加（4）减 2、用n个触发器构成计数器，可得到的最大计数长度为（ A ） A. 2n B.2n C.2n D.n 3、一块7490十进制计数器中,它含有的触发器个数是( A ) A. 4 B. 2 C. 1 D. 6 4.一位8421BCD码计数器至少需要（B）个触发器。 A.3 B.4 C.5 D.10 5、利用中规模集成计数器构成任意进制计数器的方法有( ABC ) A.复位法 B.预置数法 C.级联复位法 三．判断题 （1）异步时序电路的各级触发器类型不同。（×）（2）把一个5进制计数器与一个10进制计数器串联可得到15进制计数器。（×）（3）具有 N 个独立的状态，计满 N 个计数脉冲后，状态能进入循环的时序电路，称之模N计数器。（√） （4）计数器的模是指构成计数器的触发器的个数。（×）1、二进制加法计数器从0计数到十进制24时，需要5个触发器构成，有7个

第七章：时序逻辑电路设计

第七章 时序逻辑电路的设计 1、 选择题 1．下列逻辑电路中为时序逻辑电路的是 。 A.变量译码器 B.加法器 C.数码寄存器 D.数据选择器 2．同步时序电路和异步时序电路比较，其差异在于后者 。 A.没有触发器 B.没有统一的时钟脉冲控制 C.没有稳定状态 D.输出只与内部状态有关 3．若要设计一个脉冲序列为1101001110的序列脉冲发生器，应选用 个触发器。 .3 C.4 D.10 A.2 B 2、 判断题（正确打√，错误的打×） 1．同步时序电路由组合电路和触发器两部分组成。（ ） 2．组合电路不含有记忆功能的器件。（ ） 3．时序电路不含有记忆功能的器件。（ ） 4．同步时序电路具有统一的时钟CP控制。（ ） 5．异步时序电路的各级触发器类型不同。（ ） 6．在同步时序电路的设计中，若最简状态表中的状态数为2N，而又是用N级触发器来实现其电路，则不需检查电路的自启动性。（ ） 7．时序逻辑电路与组合逻辑电路的最大区别在于，它具有存储和记忆功能。（） 8．异步时序电路中的各触发器的状态转换不是在同一时刻进行的。（） 3、 填空题 1．寄存器按照功能不同可分为两类： 寄存器和 寄存器。 2．数字电路按照是否有记忆功能通常可分为两类： 、。 3．由四位移位寄存器构成的顺序脉冲发生器可产生 个顺序脉冲。

4．时序逻辑电路按照其触发器是否有统一的时钟控制分为 时序电路和 时序电路。 四、分析题 1：用JK触发器和门电路设计一个同步七进制计数器。 2：分析图7202所示时序电路的逻辑功能，设各触发器为TTL型，初始状态为Q = 0，试写出： 1、驱动方程； 2、状态方程； 图7202 3：分析如图7209所示时序电路的逻辑功能，试写出： 1、各触发器的驱动方程； 2、状态方程和输出方程； 3、画出电路的状态转换图； 图7209 4：分析如图7208时序逻辑电路的功能，设触发器初始状态为0，试写出： 1、各触发器的驱动方程； 2、状态方程和输出方程； 3、画出状态转换图，时序图；

实验二 时序逻辑电路的设计[1]

实验二 时序逻辑电路的设计 一、实验目的： 1、 掌握时序逻辑电路的分析方法。 2、 掌握VHDL 设计常用时序逻辑电路的方法。 3、 掌握时序逻辑电路的测试方法。 4、 掌握层次电路设计方法。 5、 理解时序逻辑电路的特点。 二、实验的硬件要求： 1、 EDA/SOPC 实验箱。 2、 计算机。 三、实验原理 1、时序逻辑电路的定义 数字逻辑电路可分为两类：组合逻辑电路和时序逻辑电路。组合逻辑电路中不包含记忆单元（触发器、锁存器等），主要由逻辑门电路构成，电路在任何时刻的输出只和当前时刻的输入有关，而与以前的输入无关。时序电路则是指包含了记忆单元的逻辑电路，其输出不仅跟当前电路的输入有关，还和输入信号作用前电路的状态有关。 2、同步时序逻辑电路的设计方法 同步时序逻辑电路的设计是分析的逆过程,其任务是根据实际逻辑问题的要求，设计出能实现给定逻辑功能的电路。同步时序电路的设计过程： （1）根据给定的逻辑功能建立原始状态图和原始状态表。 ①明确电路的输入条件和相应的输出要求，分别确定输入变量和输出变量的数目和符号； ②找出所有可能的状态和状态转换之间的关系； ③根据原始状态图建立原始状态表； （2）状态化简---求出最简状态图。 合并等价状态，消去多余状态的过程称为状态化简。 等价状态：在相同的输入下有相同的输出，并转换到同一个次态去的两个状态称为等价状态。 （3）状态编码（状态分配）。 给每个状态赋以二进制代码的过程。 根据状态数确定触发器的个数，n n M 221-≤∠（M 为状态数；n 为触发器的个数）。 （4）选择触发器的类型。 （5）求出电路的激励方程和输出方程。 （6）画出逻辑图并检查自启动能力。 3、时序逻辑电路的特点及设计时的注意事项 ①时序逻辑电路与组合逻辑电路相比，输出会延时一个时钟周期。 ②时序逻辑电路一般容易消除“毛刺”。 ③用VHDL 描述时序逻辑电路时，一般只需将时钟信号和异步控制（如异步复位）信号作为敏感信号。