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课程设计fpga密码锁

FPGA实验报告

一、实验目的

1．设计一个密码锁

2．加深FPGA电路原理的理解

3．掌握VHDL语言的使用，学会用VHDL语言来编程解决实际问题

4.学会使用EDA开发软件设计小型综合电路，掌握仿真的技巧

5.学会应用开发系统实现硬件电路，检验电路的功能

二、实验内容

题目：电子密码锁

内容：设计一个4位串行数字锁

1．开锁代码为4位二进制，当输入代码的位数与锁内给定的密码一致，且按规定程序开锁时，方可开锁。否则进入“错误”状态，发出报警信号。

2．锁内的密码可调，且预置方便，保密性好。

3．串行数字锁的报警，直到按下复位开关，才停下。此时，数字锁又自动等待下一个开锁状态。

三、实验步骤

1.系统总框图

本系统的硬件部分主要由密码锁按键消抖模块，密码输入比较更改模块，密码显示模块、报警模块组成。整体系统框图如下图所示。

2.密码锁的主要功能

密码锁控制器的主要功能有：

（1）密码输入：有二个按键来控制（分别代表0和1），每按下一个键，要求在数码管上显示，并依次左移。

（2）密码校验：如果有按键按下，直到松开该按键，如果密码校验正确，无变化，否则如果密码校验错误蜂鸣器响，表明密码错误。（3）错误报警：密码输入错误开始报警。

（4）密码修改：输入密码正确后按按键输入要设置和更改的密码，按按键确认密码设置与更改，则密码设置成功。

3.密码锁的各个模块

（1）按键消抖。

每按下一个键，仅产生一个信号脉冲，作为按键的使能信号，使能信号控制显示的数字。

（2）密码输入比较

密码输入值的比较主要有两部分,密码位数和内容,任何一个条件不满足,都不能打开锁。锁内密码为“0000”, key2 和key1 置低电平,分别表示输入“1”和“0”。输入密码前先按start键,再依次正确输入0000,会在数码管逐一显示，按确认键，经检验,输入的密

码等于锁内预先设置的密码密码锁开启信号,锁开启。同时,可以进行密码修改。若在输入密码的过程中,4 位二进制密码出现输入错误,那么锁不能开启,同时，蜂鸣器发出报警信号。直到按下复位开关,报警才停止。此时,数字锁又自动进入等待下一次开锁的状态。

（3）密码修改

为防止任意进行密码修改,必须在正确输入密码后,才能重新设置密码。输入正确密码后,锁打开,就可直接进行修改密码的操作。修改密码实质就是用输入的新密码去取代原来的旧密码，按确定按键ok, 存储新密码。

（4）报警

对50M晶振进行分频，实现对蜂鸣器的控制

（5）数码显示

八段数码管是电子开发过程中常用的输出显示设备。在本设计中使用的是8个四位一体、共阴极型八段数码管。其单个静态数码管如下图所示。

由于八段数码管公共端连接到VCC（共阳极型），当数码管的中的一个段被输入低电平，则相应的这一段被点亮。反之则不亮。四位一体的八段数码管在单个静态数码管的基础上加入了用于选择哪一位数码管的位选信号端口。八个数码管的a、b、c、d、e、f、g、h、dp都连在了一起，8个数码管分别由各自的位选信号来控制，被选通的数码管显示数据，其余关闭。

单个数码管管脚示意图

本实验通过计数信号count控制数码管亮的个数，用temp信

号控制数码管的动态扫描显示，以实现每输入一位密码，数码管显示

左移一位。

4.软件仿真

（1）密码输入正确时，蜂鸣器不响，beep=1。（默认密码为0000），仿真图如下：

（2）密码输入错误时（0001），蜂鸣器响，beep=0。（默认密码为

0000），仿真图如下：

四、实验总结

这次密码锁的设计过程表明，用VHDL可以快速、灵活地设计出符合要求的密码锁控制器，而且操作简单。可以实现密码输入、密码校验、密码设置和更改等功能。设计过程能够在设计完成后在QuartusⅡ环境下进行电路的模拟仿真，反馈结果可以验证程序设计的可行性与可靠性。

本密码锁控制器设置的是4位密码，在系统复位后，输入一个完整的密码串，输入完后，系统会进行比对，如果发现密码吻合，则开门，如果输入的密码串都是错误的，则系统报警。这样的设计可以很好的满足人们的日常需求。同时，密码锁还具有密码修改功能，方便操作，使得密码锁的使用更加安全、便捷。

在软件、硬件设计和仿真过程中间我们也遇到不少问题，但最终还是把它们解决了，使得设计符合要求。除了自己思考设计之外，这与和同学的同心协力的合作与讨论是分不开的的。相互的探讨使得我们的思路更加开阔，解决问题的办法也更多。总之，此次课程设计让我收益良多，同时因为有了实践操作，对EDA技术能够更好的掌握和应用了。

附：

VHDL程序总代码

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_arith.all;

use ieee.std_logic_unsigned.all;

entity lock is

port(

key1,key2:in std_logic; --按键

clk,start,ok: in std_logic; --时钟，开始，确定，复位

beep:out std_logic:='1'; --正确，蜂鸣器信号

dig:out std_logic_vector(7 downto 0); --数码管片选信号

seg:out std_logic_vector(7 downto 0) --数码管片内显示

);

end lock;

architecture rt1 of lock is

signal keyin,password:std_logic_vector(3 downto 0):="0000"; --输入密码，密码signal open1:std_logic:='0'; --开锁信号

signal beep1,keyen1,keyen2:std_logic:='1'; --蜂鸣器信号

signal shuru:std_logic; --输入信号

signal count: std_logic_vector(2 downto 0):="000"; --计数输入密码的位数signal temp: std_logic_vector(1 downto 0):="00";

begin

process(clk,key1)

variable m:integer range 0 to 250000; --按键消抖begin

if clk'event and clk='1'then

if key1='0' then

if m=250000 then m:=m;

else m:=m+1;

end if;

if m=249999 then keyen1<='0';

else keyen1<='1';

end if;

else m:=0;

end if;

end process;

process(clk,key2)

variable a:integer range 0 to 250000; --按键消抖begin

if clk'event and clk='1'then

if key2='0' then

if a=250000 then a:=a;

else a:=a+1;

end if;

if a=249999 then keyen2<='0';

else keyen2<='1';

end if;

else a:=0;

end if;

end process;

process(clk,start,ok) --密码输入,比较,修改模块begin

if clk'event and clk='1'then

if start='0' then

shuru<='1';count<="000";keyin<="0000"; open1<='0';beep1<='1';

end if;

if shuru='1' then

if count="000" then

if keyen1='0' then

keyin(0)<='0' ;

count<=count+1;

elsif keyen2='0' then

keyin(0)<='1' ;

count<=count+1;

end if;

if count="001" then

if keyen1='0' then

keyin(1)<='0' ;

count<=count+1;

elsif keyen2='0' then

keyin(1)<='1' ;

count<=count+1;

end if;

if count="010" then

if keyen1='0' then

keyin(2)<='0' ;

count<=count+1;

elsif keyen2='0' then

fpga数字钟课程设计报告

f p g a数字钟课程设计报告 Prepared on 24 November 2020

课程设计报告设计题目：基于FPGA的数字钟设计班级：电子信息工程1301 姓名：王一丁指导教师：李世平设计时间：2016年1月摘要 EDA（Electronic Design Automation）电子设计自动化，是以大规模可编程器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，通过相关的软件，自动完成软件方式设计得电子系统到硬件系统，最终形成集成电子系统或专用集成芯片。本次课程设计利用Quartus II 为设计软件，VHDL为硬件描述语言，结合所学知识设计一个多功能时钟，具有显示年、月、日、时、分、秒显示，计时，整点报时，设定时间等功能。利用硬件描述语言VHDL 对设计系统的各个子模块进行逻辑描述，采用模块化的思想完成顶层模块的设计，通过软件编译、逻辑化简、逻辑综合优化、逻辑仿真、最终完成本次课程设计的任务。关键词：EDA VHDL语言数字钟目录摘要 1 课程设计目的 2 课程设计内容及要求

设计任务设计要求 3 VHDL程序设计方案论证系统结构框图设计思路与方法状态控制模块时分秒模块年月日模块显示模块扬声器与闹钟模块 RTL整体电路 4 系统仿真与分析 5 课程设计总结，包括.收获、体会和建议 6 参考文献 1 课程设计目的 (1)通过设计数字钟熟练掌握EDA软件(QUARTUS II)的使用方法，熟练进行设计、编译，为以后实际工程问题打下设计基础。 (2)熟悉VHDL 硬件描述语言，提升分析、寻找和排除电子设计中常见故障的能力。 (3)通过课程设计，锻炼书写有理论根据的、实事求是的、文理通顺的课程设计报告。

基于FPGA的数字密码锁

基于F P G A的数字密码锁 LG GROUP system office room 【LGA16H-LGYY-LGUA8Q8-LGA162】

CPLD/FPGA课程设计项目名称：基于FPGA的数字密码锁设计专业班级：学生学号：学生姓名：指导老师： 2016年6月4日

摘要本设计是基于现场可编程门阵列FPGA 器件的电子密码锁的设计。通过Verilog 语言控制4位二进制数，组成数字排列，形成一个简单的数字密码锁，假设预设密码为4位数：0000，当输入正确时输出为1、输入错误时输出为0。同时输出输入的次数，当3次以上输入错误时，输出一个报警信号，即使第四、五次输入正确也输出报警信号。本设计利用Modelsim软件编写Verilog HDL硬件描述语言程序以实现输入密码、开锁、报警功能。通过仿真调试，利用可编程器件FPGA的电子密码锁的设计基本达到了预期目的。关键词：现场可编程门阵列；数字密码锁；Verilog HDL；

Abstract This design is the electronic code lock field programmable gate array FPGA devices based design. By Verilog language control 4-bit binary number, composed of figures arranged to form a simple digital lock, assuming that the default password is 4 digits: 0000, correct output when the input is 1, the output of the input error to zero. At the same time the number of input and output, and when more than three times the input error, an alarm signal is output, even if the fourth and fifth also enter the correct output alarm signal. This design uses Modelsim software write Verilog HDL hardware description language program to implement a password lock, alarm function. The simulation debugging, using the programmable device FPGA design basic electronic locks to achieve the desired purpose. Key words: FPGA；The digital combination lock；Verilog HDL；

FPGA设计的报告课程设计

FPGA课程设计实验报告

实验一：设计一个可控的100进制可逆计数器一、实验要求用DE2-115开发板下载。（1）计数器的时钟输入信号周期为200ns。（2）以十进制形式显示。（3）有一个复位端clr和两个控制端plus和minus，在这些控制信号的作用 clr plus minus 功能 0 ××复位为0 1 1 0 递增计数 1 0 1 递减计数 1 1 1 暂停计数二、关键词可控制、可逆、100进制、复位、暂停、递增、递减三、内容摘要 module updown_count(qout,reset,clk,plus,minus); output[7:0] qout;/*定义一个8位的输出，其目的是低四位和高四位分别表示计数器的个位和十位。*/ input clk,plus,minus,reset;//定义四个输入，时钟，加计数，减计数和清零 reg[7:0] qout;//qout的数据类型为寄存器型 always @(posedge clk)//当clk上升沿到来时执行一遍下列程序 begin if(!reset) qout<=0;//当reset为低电平时，计数器执行清零功能，否则跳过else begin case({minus,plus})//case语句模块，包含加，减和暂停四个模块 2'b10: if (qout[3:0]==0)//判断个位是否为零，若不为零，跳到个位减一begin qout[3:0]<=9;//给个位赋值 if(qout[7:4]==0) qout[7:4]<=9;//判断十位是否为零，并且给十位赋值 else qout[7:4]<=qout[7:4]-1;//由于个位赋9，相当于向十位借一，因而十位减一end else qout[3:0]<=qout[3:0]-1;//个位减一 /*这一部分是减计数模块，其思路是：首先判断个位是否为零，若为零，则执行后面的程序，个位直接赋9，并且十位减一；否则个位减一*/ 2'b01: if (qout[3:0]==9)//判断个位是否为9，否则跳到个位加一begin

课程设计fpga密码锁

FPGA实验报告

一、实验目的 1．设计一个密码锁 2．加深FPGA电路原理的理解 3．掌握VHDL语言的使用，学会用VHDL语言来编程解决实际问题 4.学会使用EDA开发软件设计小型综合电路，掌握仿真的技巧 5.学会应用开发系统实现硬件电路，检验电路的功能二、实验内容题目：电子密码锁内容：设计一个4位串行数字锁 1．开锁代码为4位二进制，当输入代码的位数与锁内给定的密码一致，且按规定程序开锁时，方可开锁。否则进入“错误”状态，发出报警信号。 2．锁内的密码可调，且预置方便，保密性好。 3．串行数字锁的报警，直到按下复位开关，才停下。此时，数字锁又自动等待下一个开锁状态。三、实验步骤 1.系统总框图本系统的硬件部分主要由密码锁按键消抖模块，密码输入比较更改模块，密码显示模块、报警模块组成。整体系统框图如下图所示。

2.密码锁的主要功能密码锁控制器的主要功能有：（1）密码输入：有二个按键来控制（分别代表0和1），每按下一个键，要求在数码管上显示，并依次左移。（2）密码校验：如果有按键按下，直到松开该按键，如果密码校验正确，无变化，否则如果密码校验错误蜂鸣器响，表明密码错误。（3）错误报警：密码输入错误开始报警。（4）密码修改：输入密码正确后按按键输入要设置和更改的密码，按按键确认密码设置与更改，则密码设置成功。 3.密码锁的各个模块（1）按键消抖。每按下一个键，仅产生一个信号脉冲，作为按键的使能信号，使能信号控制显示的数字。（2）密码输入比较密码输入值的比较主要有两部分,密码位数和内容,任何一个条件不满足,都不能打开锁。锁内密码为“0000” , key2 和key1 置低电平,分别表示输入“1” 和“0” 。输入密码前先按start键,再依次正确输入0000,会在数码管逐一显示，按确认键，经检验,输入的密码等

密码锁verilog课程设计

课程设计报告课程设计题目：4位串行数字密码锁学号：201420130326

学生姓名：谢渊良专业：通信工程班级：1421302 指导教师：钟凯 2017年1月5日 1.摘要随着科技的发展数字电路的各种产品广泛应用，传统的机械锁由于其构造的简单，安全性不高，电子密码锁其保密性高，使用灵活性好，安全系数高，使用方便，将会是未来使用的趋势。本设计使用EDA设计使设计过程廷到高度自动化，其具有强大的设计功能、测试、仿真分析、管理等功能。使用EDA环境完成电路的系统综合设计和仿真。用VHDL可以更加快速、灵活地设计出符合各种要求的密码锁。本设计基于Verilog HDL语言来设计密码锁，先介绍设计要求和整体设计思想，随后对所使用各模块分别为键盘模块、连接模块、控制模块进行了介绍，给出各个模块的主要代码，在对各个模块的功能进行仿真。关键字：密码锁Verilog HDL

2.设计内容设计一个4位数字密码锁子系统 1）1.2设计要求开锁密码为4位二进制，当输入密码与锁内给定的密码一致时，方可开锁。否则进入“错误”状态，发出报警信号。 2）锁内的密码可调。 3）串行数字密码锁的报警，直到按下复位开关，才停下。此时，数字密码锁又自动等待下一个开锁状态。 3.系统设计本设计中，FPGA 系统采用硬件描述语言Verilog 按模块化方式进行设计，并用modersim 软件对各个模块进行编写仿真。 3.1键盘模块键盘电路理想接口图： flag Set Reset key_value

设计原理：本模块采用2×2的扫描键盘电路，对输入信号进行采集，此模块的主要功能是每按下一个按键，flag 产生一个矩形波，作为连接模块的触发信号。同时key_value 值为所按下键的编码值，与flag 一同传入连接模块。实际设计接口图： flag key_value 键盘模块仿真图：

FPGA课程设计题目

1、彩灯控制器设计内容及要求：设计一个彩灯控制器，具体设计要求如下：（1）要有多种花型变化（至少设计5种），led至少16路（2）多种花型可以自动变化（3）彩灯变换的快慢节拍可以选择（4）具有清零开关（5）完成全部流程：设计规范文档、模块设计、代码输入、仿真、下载验证等，最后就课程设计本身提交一篇课程设计报告。 2、数字秒表设计内容及要求：设计一用于体育比赛的数字秒表，具体设计要求如下：（1）6位数码管显示，其中两位显示min，四位显示see，显示分辨率为0．01 s。（2）秒表的最大计时值为59min59．99see。（3）设置秒表的复位／启动键，按一下该键启动计时，再按即清0。依此循环。（4）设置秒表的暂行／继续键。启动后按一下暂行，再按继续。依此循环。（5）完成全部流程：设计规范文档、模块设计、代码输入、仿真、下载验证等，最后就课程设计本身提交一篇课程设计报告。 3、交通信号控制系统设计内容及要求：设计一个十字路口交通控制系统,具体设计要求如下：（1）东西（用A表示）、南北（用B表示）方向均有绿灯、黄灯、红灯指示，其持续时间分别是40秒、5秒和45秒, 交通灯运行的切换示意图和时序图分别如图1、图2所示。（2）系统设有时钟,以倒计时方式显示每一路允许通行的时间。（3）当东西或南北两路中任一路出现特殊情况时，系统可由交警手动控制立即进入特殊运行状态，即红灯全亮，时钟停止计时，东西、南北两路所有车辆停止通行；当特殊运行状态结束后，系统恢复工作，继续正常运行。图1 交通灯运行切换示意图

B红 CP A绿 A黄 A红 B黄 B绿 5S 5S 图2 交通灯时序图（4）完成全部流程：设计规范文档、模块设计、代码输入、仿真、下载验证等，最后就课程设计本身提交一篇课程设计报告。 4、简易密码锁设计内容及要求设计一个4位串行数字锁。（1）开锁代码为4位二进制，当输入代码的位数与锁内给定的密码一致，且按规定程序开锁时，方可开锁，并点亮一个指示灯。否则进入“错误”状态，并发出报警信号。（2）锁内的密码可调，且预置方便，保密性好。（3）串行数字锁的报警由点亮一个灯，直到按下复位开关，报警才停下。此时，数字锁又自动等待下一个开锁状态。（4）完成全部流程：设计规范文档、模块设计、代码输入、仿真、下载验证等，最后就课程设计本身提交一篇课程设计报告。 5、出租车计价器设计内容及要求（1）设一个出租车自动计费器，计费包括起步价、行驶计费和等待计费三个部分，用4个数码管显示出金额数目，最大值为999.9元，最小计价单位为0.1元。行驶里程在3公里范围内且等待时间未超过三分钟时按起步价8元计费；行驶里程超过三公里后按每公里2元收费；等待时间超过三分钟后按每分钟1元收费。等待时间用两个数码管显示，最大值为59分钟。总费用=起步价+（里程-3km ）*里程单价+（等待时间-3）*等候单价（2）能够实现的功能：显示汽车行驶里程：用四位数字显示，单位为km 。计程范围为0~99km ，计程分辨率为1km 。显示等候时间：用两位数字显示分钟，单位为min 。计时范围为0~59min ，计时分辨率为1min 。

FPGA课程设计报告

F P G A 课程设计报告学部：信息科学与技术学部专业：通信工程班级：10级1班学号：100103011125 姓名：万洁指导老师：祝宏合作伙伴：张紫君 2012.12.13

一．《任务书》：实验一100进制的可逆计数器（11——12周）实验二交通灯控制系统（15周）实验三多功能数字钟系统（14-15周）二．实验书写格式：一：题目要求二：程序代码三：操作步骤及运行结果截图四：心得体会三．实验附录：一：老师提供的资源二：关于实验所用EP4CE115F29板的简介

实验一100进制的可逆计数器一、设计一个可控的100进制可逆计数器，要求用实验箱下载。（1）计数器的时钟输入信号周期为200ns。（2）以十进制形式显示。（3）有一个复位端clr和两个控制端plus和minus，在这些控制信号的作用下，计数器具有复位、增或减计数、暂停功能。 clr plus minus 功能 0 ××复位为0 1 1 0 递增计数 1 0 1 递减计数 1 1 1 暂停计数二、程序如下： module keni100(CLR,CLK,PLUS,MINUS,OUT); //100进制的可逆计数器 input CLR,PLUS,MINUS,CLK; output [7:0]OUT; reg [7:0]OUT; always@(posedge CLK) begin if(!CLR) //如果CLR为零，输出为零；反之，运行else程序 OUT[7:0]<=0; else

begin if(PLUS==0 && MINUS==1) //100进制的递减计数 begin if (OUT[3:0]==0) begin OUT[3:0]<=9; if (OUT[7:4]==0) OUT[7:4]<=9; else OUT[7:4]<=OUT[7:4]-1; end else OUT[3:0]<=OUT[3:0]-1; end if(PLUS==1 && MINUS==0) //100进制的递增计数 begin if (OUT[3:0]==9) begin OUT[3:0]<=0; if (OUT[7:4]==9) OUT[7:4]<=0; else OUT[7:4]<=OUT[7:4]+1; end else OUT[3:0]<=OUT[3:0]+1; end if(PLUS==1 && MINUS==1) OUT<=OUT; //若PLUS和MINUS都为1，暂停计数 if(PLUS==0 && MINUS==0) OUT<=0; //若都为零，输出为零end end endmodule 三、运行程序 1、在quarters II9.1输入程序打开quarters II界面，点击file→New,在出现的对话框，如图1.1所示，选择Text File，点击OK.

FPGA基于verilog HDL的密码锁

EDA课程设计课设密码锁名称：课设 2014.6.23——7.5 日期：姓陈飞名：学 110250101 号：哈尔滨工业大学（威海）信电学院电子信息工程 2014.6

一. 所用软件与硬件介绍 1.1所用软件介绍 QuartusII是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。 QuartusII可以在XP、Linux以及Unix上使用，除了可以使用TCL脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点。 QuartusII支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。此外，QuartusII 通过和DSP Builder工具与Matlab/Simulink相结合，可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。 Maxplus II 作为Altera的上一代PLD设计软件，由于其出色的易用性而得到了广泛的应用。目前Altera已经停止了对MaxplusII 的更新支持，QuartusII 与之相比不仅仅是支持器件类型的丰富和图形界面的改变。Altera在QuartusII 中包含了许多诸如SignalTapII、Chip Editor和RTL Viewer的设计辅助工具，集成了SOPC和HardCopy设计流程，并且继承了MaxplusII 友好的图形界面及简便的使用方法。 1.2所用硬件介绍硬件的总体设计：故由上图，将整个硬件电路部分主要分成五个部分，即：FPGA电路设计，

FPGA基于某verilog HDL的密码锁

EDA课程设计课设名称：密码锁课设日期： 2014.6.23——7.5 姓名：陈飞学号：110250101 哈尔滨工业大学（威海）信电学院电子信息工程 2014.6

基于FPGA的数字密码锁

CPLD/FPGA课程设计项目名称：基于FPGA的数字密码锁设计专业班级：学生学号：学生姓名：指导老师： 2016年6月4日

摘要本设计是基于现场可编程门阵列FPGA 器件的电子密码锁的设计。通过Verilog语言控制4位二进制数，组成数字排列，形成一个简单的数字密码锁，假设预设密码为4位数：0000，当输入正确时输出为1、输入错误时输出为0。同时输出输入的次数，当3次以上输入错误时，输出一个报警信号，即使第四、五次输入正确也输出报警信号。本设计利用Modelsim软件编写Verilog HDL硬件描述语言程序以实现输入密码、开锁、报警功能。通过仿真调试，利用可编程器件FPGA的电子密码锁的设计基本达到了预期目的。关键词：现场可编程门阵列；数字密码锁；Verilog HDL；

(完整版)基于FPGA的温度传感器课程设计

FPGA课程设计论文学生姓名周悦学号20091321018 院系电子与信息工程学院专业电子科学与技术指导教师李敏二Ｏ一二年5月28 日

基于FPGA的温度传感器系统设计１引言温度是一种最基本的环境参数,人们的生活与环境的温度息息相关,在工业生产过程中需要实时测量温度,在农业生产中也离不开温度的测量,因此研究温度的测量方法和装置具有重要的意义。测量温度的关键是温度传感器,温度传感器的发展经历了三个发展阶段:传统的分立式温度传感器;模拟集成温度传感器;智能集成温度传感器。目前,国际上新型温度传感器正从模拟式向数字式,从集成化向智能化、网络化的方向飞速发展。本文将介绍采用智能集成温度传感器DS18B20,并以FPGA为控制器的温度测量装置的硬件组成和软件设计，用液晶来实现温度显示。２电路分析系统框图如下：第一部分：DS18B20温度传感器美国 Dallas 半导体公司的数字化温度传感器 DS1820 是世界上第一片支持 "一线总线"接口的温度传感器，在其内部使用了在板（ON-B0ARD）专利技术。全部传感元件及转换电路集成在形如一只三极管的集成电路内。一线总线独特而且经济的特点，使用户可轻松地组建传感器网络，为测量系统的构建引入全新概念。现在，新一代的 DS18B20 体积更小、更经济、更灵活。使你可以充分发挥“一线总线”的优点。 DS18B20 的主要特性：（1）适应电压范围更宽，电压范围：3.0～5.5V，在寄生电源方式下可由数据线供电（2）独特的单线接口方式，DS18B20 在与微处理器连接时仅需要一条口线即可实现微处理器与DS18B20 的双向通讯（3）DS18B20 支持多点组网功能，多个DS18B20 可以并联在唯一的三线上，实现组网多点测（4）DS18B20 在使用中不需要任何外

FPGA课程设计报告--简易电子琴的设计[1].doc

西安邮电大学 FPGA课程设计报告题目：简易电子琴设计及FPGA功能验证院系：专业班级：学生姓名： XX 导师姓名： XX 起止时间： 2012、6、18至2012、6、29

一、课程设计任务：本设计一个简易电子琴，具体功能如下： 1、具有手动弹奏和自动播放功能； 2、以按键或开关作为电子琴的琴键，输出7个音节的音阶； 3、可以自动播放曲目至少两首。二、课程设计目的： 1、培养综合运用知识和独立开展实践创新的能力； 2、深入学习Verilog HDL，了解其编程环境； 3、学会运用Modelsim和Quartus II等编程仿真软件； 4、将硬件语言编程与硬件实物功能演示相结合，加深理解Verilog HDL的学习；三、使用环境： 1、软件：Modelsim和Quartus II等编程仿真软件； 2、硬件：FPGA开发板。四、课程设计详细方案及功能验证： 1、总体实现方案： 1、简易电子琴的设计通过软硬件结合实现，硬件系统包括主控器芯片、9个按键、LED、蜂鸣器等，软件资源包括编写Verilog HDL程序的应用软件Modelsim和仿真软件Quartus II。电子琴有按键代替琴键的弹奏功能和自动播放功能。 2、整个程序总共分5个模块：主模块，按键模块，曲目1模块，曲目2模块，曲目3模块。整个方案总共用了9个按键（key1~key9），按键key1~key7作为琴键，通过这七个按键键入不同的音阶。主模块中key8、key9两个按键用于选择是自动播放还是弹奏曲目，令mm=（key8、key9），用mm值的不同选择调用不同模块。如果mm=00，则程序调用按键模块；如果mm=01，则调用曲目1模块，播放曲目1；如果mm=10，则调用曲目2模块，播放曲目2；如果mm11，则调用曲目3模块，播放曲目3。本次设计的框图：

课程设计fpga密码锁

FPGA实验报告一、实验目的 1．设计一个密码锁 2.加深FPGA电路原理的理解 3.掌握VHDL语言的使用，学会用VHDI语言来编程解决实际问题 4.学会使用EDA开发软件设计小型综合电路，掌握仿真的技巧 5.学会应用开发系统实现硬件电路，检验电路的功能

二、实验内容题目：电子密码锁内容：设计一个4 位串行数字锁 1.开锁代码为4 位二进制，当输入代码的位数与锁内给定的密码一致，且按规定程序开锁时，方可开锁。否则进入“错误”状态，发出报警信号。 2.锁内的密码可调，且预置方便，保密性好。 3.串行数字锁的报警，直到按下复位开关，才停下。此时，数字锁又自动等待下一个开锁状态。三、实验步骤 1. 系统总框图本系统的硬件部分主要由密码锁按键消抖模块，密码输入比较更改模块，密码显示模块、报警模块组成。整体系统框图如下图所示。 2.密码锁的主要功能密码锁控制器的主要功能有：（1）密码输入：有二个按键来控制（分别代表0和1）,每按下一个键，要求在数码管上显示，并依次左移。

（2）密码校验：如果有按键按下，直到松开该按键，如果密码校验正确，无变化，否则如果密码校验错误蜂鸣器响，表明密码错误。（3）错误报警：密码输入错误开始报警。（4）密码修改：输入密码正确后按按键输入要设置和更改的密码，按按键确认密码设置与更改，则密码设置成功。 3.密码锁的各个模块（1）按键消抖。每按下一个键，仅产生一个信号脉冲，作为按键的使能信号，使能信号控制显示的数字。（2）密码输入比较密码输入值的比较主要有两部分，密码位数和内容，任何一个条件不满足，都不能打开锁。锁内密码为0000”，key2和keyl置低电平，分别表示输入T和0”。输入密码前先按start键,再依次正确输入0000,会在数码管逐一显示，按确认键，经检验,输入的密码等于锁内预先设置的密码密码锁开启信号,锁开启。同时, 可以进行密码修改。若在输入密码的过程中,4 位二进制密码出现输入错误, 那么锁不能开启, 同时，蜂鸣器发出报警信号。直到按下复位开关, 报警才停止。此时, 数字锁又自动进入等待下一次开锁的状态。（3）密码修改为防止任意进行密码修改, 必须在正确输入密码后, 才能重新设置密码。输入正确密码后, 锁打开, 就可直接进行修改密码的操作。修改密码实质就是用输入的新密码去取代原来的旧密码，按确定按键ok, 存储新密码。

(完整版)FPGA课程设计(最终版)

课程设计任务书学生姓名：专业班级：指导教师：工作单位：信息工程学院题目: 电子琴的设计课程设计目的：《FPGA原理与应用》课程设计的目的是为了让学生熟悉基于VHDL语言进行FPGA开发的全流程，并且利用FPGA设计进行专业课程理论知识的再现，让学生体会EDA技术的强大功能，为今后使用FPGA进行电子设计奠定基础。课程设计内容和要求设计内容：（1）设计一个八音电子琴。（2）由键盘输入控制音响，同时可自动演奏乐曲。（3）用户可以将自己编制的乐曲存入电子琴，演奏时可选择键盘输入乐曲或者已存入的乐曲。要求每个学生单独完成课程设计内容，并写出课程设计说明书、说明书应该包括所涉及到的理论部分和充足的实验结果，给出程序清单，最后通过课程设计答辩。时间安排：指导教师签名：年月日

系主任（或责任教师）签名：年月日

目录摘要 (1) Abstract (2) 1设计意义和要求 (3) 1.1设计意义 (3) 1.2功能要求 (3) 2方案论证及原理分析 (4) 2.1实现方案比较 (4) 2.2乐曲实现原理 (4) 2.3系统组成及工作原理 (6) 3系统模块设计 (8) 3.1顶层模块的设计 (8) 3.2乐曲自动演奏模块的设计 (8) 3.3音阶发生器模块的设计 (9) 3.4数控分频器模块的设计 (9) 4程序设计 (11) 4.1VHDL设计语言和ISE环境简介 (11) 4.2顶层模块的程序设计 (12) 4.3乐曲自动演奏模块的程序设计 (13) 4.4音阶发生器模块的程序设计 (13) 4.5数控分频模块的程序设计 (14) 5设计的仿真与实现 (15) 5.1乐曲自动演奏模块仿真 (15) 5.2音调发生模块仿真 (18) 5.3数控分频模块仿真 (19) 5.4电子琴系统的仿真 (20) 5.5设计的实现 (22) 5.6查看RTL视图 (23) 5.7查看综合报告 (25) 6心得体会 (31) 7参考文献 (32) 8附录 (33)

FPGA课程设计报告--简易电子琴的设计

邮电大学 FPGA课程设计报告题目：简易电子琴设计及FPGA功能验证院系：专业班级：学生：XX 导师：XX 起止时间：2012、6、18至2012、6、29

曲目3模块。整个方案总共用了9个按键（key1~key9），按键key1~key7作为琴键，通过这七个按键键入不同的音阶。主模块中key8、key9两个按键用于选择是自动播放还是弹奏曲目，令mm=（key8、key9），用mm值的不同选择调用不同模块。如果mm=00，则程序调用按键模块；如果mm=01，则调用曲目1模块，播放曲目1；如果mm=10，则调用曲目2模块，播放曲目2；如果mm11，则调用曲目3模块，播放曲目3。本次设计的框图：

密码锁verilog课程设计

密码锁v e r i l o g课程设计Last revision on 21 December 2020

课程设计报告课程设计题目：4位串行数字密码锁学号学生姓名：谢渊良专业：通信工程班级：1421302 指导教师：钟凯 2017年 1月 5日 1.摘要随着科技的发展数字电路的各种产品广泛应用，传统的机械锁由于其构造的简单，安全性不高，电子密码锁其保密性高，使用灵活性好，安全系数高，使用方便，将会是未来使用的趋势。本设计使用EDA设计使设计过程廷到高度自动化，其具有强大的设计功能、测试、仿真分析、管理等功能。使用EDA环境完成电路的系统综合设计和仿真。用VHDL可以更加快速、灵活地设计出符合各种要求的密码锁。本设计基于Verilog HDL语言来设计密码锁，先介绍设计要求和整体设计思想，随后对所使用各模块分别为键盘模块、连接模块、控制模块进行了介绍，给出各个模块的主要代码，在对各个模块的功能进行仿真。关键字：密码锁 Verilog HDL

2.设计内容设计一个4位数字密码锁子系统 1）设计要求开锁密码为4位二进制，当输入密码与锁内给定的密码一致时，方可开锁。否则进入“错误”状态，发出报警信号。 2）锁内的密码可调。 3）串行数字密码锁的报警，直到按下复位开关，才停下。此时，数字密码锁又自动等待下一个开锁状态。 3.系统设计本设计中，FPGA 系统采用硬件描述语言Verilog 按模块化方式进行设计，并用modersim 软件对各个模块进行编写仿真。键盘模块键盘电路理想接口图： Set 本模块采用2 ×2的扫描键盘电路，对输入信号进行采集，此模块的主要功能是每按下一个按键，flag 产生一个矩形波，作为连接模块的触发信号。同时key_value 值为所按下键的编码值，与flag 一同传入连接模块。实际设计接口图：

FPGA课程设计

FPGA课程设计学院：年级专业：学生姓名：日期：

题目：用Verilog语言设计一个程序来控制数码管动态显示0~F 小组成员：指导老师：开发板：A-C8V4 芯片型号：CycloneII EP2C8Q208C8N 设计目的：本课程设计的目的是熟练掌握相关软件的使用和操作。能对Verilog语言程序进行编译，调试，以及通过计算机仿真，得到正确的仿真波形图，并根据所得仿真波形图分析判断并改进所设计的电路。在成功掌握软件操作基础上，将所数字电路的基础课知识与Verilog语言的应用型知识结合起来并与实际设计，操作联系起来，即“理论联系实际”。深入了解Verilog语言的作用与价值，对用硬件语言设计一个电路系统开始具备一个较完整的思路与较专业的经验。对EDA技术有初步的认识，并开始对EDA技术的开发创新有初步的理解。设计内容：利用verilog语言设计一个程序，其功能是使LED数码管循环动态显示0~F 程序设计： module led0 (clk_50M,led_bit,dataout); input clk_50M; output [7:0] dataout; output led_bit; reg [7:0] dataout; reg led_bit; reg [27:0] count; always led_bit <= 'b0; always @ ( posedge clk_50M ) begin count<=count+1; end always @ ( posedge clk_50M ) begin case ( count[27:24] ) 0: dataout<=8'b11000000; 1: dataout<=8'b11111001; 2: dataout<=8'b10100100; 3: dataout<=8'b10110000; 4: dataout<=8'b10011001; 5: dataout<=8'b10010010; 6: dataout<=8'b10000010; 7: dataout<=8'b11111000; 8: dataout<=8'b10000000; 9: dataout<=8'b10010000; 10:dataout<=8'b10001000; 11:dataout<=8'b10000011; 12:dataout<=8'b11000110; 13:dataout<=8'b10100001; 1

基于FPGA的密码锁设计

学号14082200163 成绩评语题目基于FPGA的密码锁设计作者嘿嘿班级 0803BF 院别信息与通信工程专业电子信息工程完成时间 2011年5月8日

基于FPGA的密码锁设计【摘要】基于FPGA设计的电子密码锁是一个小型的数字系统，与普通机械锁相比, 具有许多独特的优点: 保密性好, 防盗性强, 可以不用钥匙, 记住密码即可开锁等。目前使用的电子密码锁大部分是基于单片机技术, 以单片机为主要器件, 其编码器与解码器的生成为软件方式。在实际应用中, 由于程序容易跑飞, 系统的可靠性能较差。本文介绍一种基于现场可编程门阵列FPGA 器件的电子密码锁的设计方法采用Verilog HDL语言对系统进行描述，并在EP1K10TC100-3上实现。系统所实现的功能：用户给电子密码锁设定一个密码，当使用本机键盘开锁时，该密码与用户设定的密码比较，如果密码正确，则开锁；如果密码不正确，则允许用户重新输入密码，最多可输入三次，若三次都不正确，则扬声器报警，直到按复位键才允许再次输入代码。通过仿真调试，利用可编程器件FPGA的电子密码锁的设计基本达到了预期目的。当然，该系统在一些细节的设计上还需要不断的完善和改进，特别是对系统的扩展有很好的实用和设计的价值。【关键词】：现场可编程门阵列, 硬件描述语言, 电子密码锁, 扬声器

【Abstract】FPGA-based design of the electronic code lock is a small digital system, electronic password lock compared with ordinary mechanical locks, with many unique advantages: good privacy, security and strong, can not key to remember passwords to unlock, and so on. At present the use of the electronic code lock on most of SCM technology to SCM as the main devices, encoders and decoders of Health and the software approach. In practice, since the process easy run to fly, the reliability of the system can be poor. Based on this paper, a field programmable gate arrays FPGA devices electronic password lock design, Verilog HDL language used to describe the system and achieve EP1K10TC100-3. Implementation of the system features: users of electronic password lock to set a password, when using the keyboard unlock the machine, the user password and set the password, if the correct password, then unlock if the password is not correct, allows Users to enter a password, can enter up to three times, three times if not correct, the speaker alarm, until the reset button only allowed to re-enter the code. The simulation tests using programmable devices FPGA electronic password lock the basic design to achieve the expected goal. Of course, some of the details of the system in the design of the need to constantly refined and improved, in particular the expansion of the system have a good design and practical value. 【Key words】: FPGA , Verilog HDL, electronic password lock , speaker