实验18 状态观测器及其应用

实验十八 状态观测器及其应用

一、实验原理

状态反馈虽然能使系统获得满意的动态性能，但对于具体的控制系统，由于物理实现条件的限制，不可能做到系统中的每一个状态变量x 都有相应的检测传感器。

为此，人们设想构造一个模拟装置，使它具有与被控系统完全相同的动态方程

和输入信号。由于这种模拟装置的状态变量都能被检测，因此可采用它作为被控系统的状态进行反馈，这个模拟装置成为系统的状态观测器。

x ? 为了能使在不同的初始状态使)()(?00t x t x ≠，使能以最快的速度趋于实际系统的状态变为，必须把状态观测器接称闭环形式，且它的极点配置距s 平面虚轴的距离至少大于状态反馈系统的极点距虚轴的距离5倍。

)(?t x

)(t x 有关本实验中状态观测器的具体设计和实验系统的模拟电路，请参见附录。

二、实验目的

1. 熟悉状态观测器的原理与结构组成；

2. 用状态观测器的状态估计值对系统的极点进行任意配置。

3. 掌握根据实验原理进行实验方案设计的方法。

三、实验内容

1. 设计受控系统和相应状态观测器的模拟电路图。

2. 观测实验系统的状态与观测器的状态估计值两者是否一致。 )(?t x

)(t x 3. 观测实际系统在状态反馈前的阶跃响应和用观测器的状态进行反馈后的阶跃响

应。

四、实验设备

1. 自动控制理论电子模拟实验装置和自己设计搭建的实验电路。

2. 模拟或数字式示波器1台。

五、实验步骤

自行设计。

参考步骤：

1. 利用实验装置中的模拟电路单元形成原系统；设计（参考本实验附录）并连接一个具有状态观测器的模拟电路。

2. 利用实验装置上的阶跃信号发生器产生一个阶跃信号作为系统的输入，用

示波器观测该系统的输入与输出，以及观测与1x )2x )1x ，与2x 测试点的跟踪

情况。

六、实验报告

1. 根据对系统和观测器的动态性能要求，分别设计状态反馈矩阵K 和观测器的校

正矩阵G 。

2. 画出受控系统和观测器的模拟电路图。

3. 根据实验结果，分别画出实际系统的状态与观测器的状态估计值的曲线。

)(?t x

)(t x 4. 根据实验结果，分别画出未加状态反馈前系统的阶跃响应曲线和用观测器的状

态估计值进行反馈后系统的阶跃响应曲线。

5. 讨论分析实验结果。

七、实验思考题

1. 观测器中的校正矩阵G 起什么作用？

2. 观测器中矩阵极点能任意配置的条件是什么？

)(GC A ?3. 为什么观测器极点要设置得比系统的极点更远离于s 平面的虚轴？

附录（供实验设计参考）

1. 状态反馈的设计

其二阶系统的原理方框图如图18-1所示。

图18-1 二阶系统的原理方框图

[]x y u x x 01,101010=??

????+???????=&已知系统能控和能观，状态变量x 1和x 2均不能测量，试用状态反馈使闭环系统的阻尼比21=

ξ ，1=n ω和，求得系统的闭环极点

ξn ω根据给定的2

2221221j ξj ωξωs n n ,±?

=?±?= 相应的特征方程为

012)2

222)(2222(2=++=++?+s s j s j s (18-1) ],

[21k k K =因为能控，所以闭环极点能任意配置，令，则状态反馈后系统

的闭环特征多项式为： 0)1()](det[122=+++=??K s K s bK A sI (18-2)

对比式(18-11)、(18-2)得

414.012,121=?==k k

2. 状态观测器的设计

状态观测器的状态方程为

Gy bu x Gc A x ++?=)&))(

令 ， ??????=21g g G ??

???????=?1121g g Gc A )()1()](det[2112g g s g s Gc A sI ++++=?? (18-3) x )x 为了使尽快地趋于实际的状态，要求观测器的特征值远小于闭环极点的实部，现设观测器的特征值，据此得：

52,1?=s (18-4) 2510)5(22++=+s s s 比较（18-3）、（18-4）得：

???=+=+101251

21g g g 16,921==g g 即

于是求得观测器的状态方程为

y u x x ??

????+??????+?????????=16910?11619&) 用观测器的状态估计值构成系统的控制量为

[]2121?414.0???121

x x x x u ??=????????=

图18-2和18-3分别为用观测器的状态估计值对系统进行状态反馈的方框图和模拟电路图。

图18-2 观测器的方框图

图18-3 观测器的模拟电路

集成触发器及其应用电路设计

华中科技大学 电子线路设计、测试与实验》实验报告 实验名称：集成运算放大器的基本应用 院（系）：自动化学院 地点：南一楼东306 实验成绩： 指导教师：汪小燕 2014 年6 月7 日

、实验目的 1）了解触发器的逻辑功能及相互转换的方法。 2）掌握集成JK 触发器逻辑功能的测试方法。 3）学习用JK 触发器构成简单时序逻辑电路的方法。 4）熟悉用双踪示波器测量多个波形的方法。 （5）学习用Verliog HDL描述简单时序逻辑电路的方法，以及EDA技术 、实验元器件及条件 双JK 触发器CC4027 2 片； 四2 输入与非门CC4011 2 片； 三3 输入与非门CC4023 1 片； 计算机、MAX+PLUSII 10.2集成开发环境、可编程器件实验板及专用电缆 三、预习要求 （1）复习触发器的基本类型及其逻辑功能。 （2）掌握D触发器和JK触发器的真值表及JK触发器转化成D触发器、T触发器、T 触发器的基本方法。 （3）按硬件电路实验内容（4）（5），分别设计同步3 分频电路和同步模4 可逆计数器电路。 四、硬件电路实验内容 （1）验证JK触发器的逻辑功能。 （2）将JK触发器转换成T触发器和D触发器，并验证其功能。 （3）将两个JK触发器连接起来，即第二个JK触发器的J、K端连接在一起， 接到第一个JK触发器的输出端Q两个JK触发器的时钟端CP接在一起，并输入1kHz 正方波，用示波器分别观察和记录CP Q、Q的波形（注意它们之间的时序关系），理解2分频、4分频的概念。 （4）根据给定的器件，设计一个同步3分频电路，其输出波形如图所示。然后组装电路，并用示波器观察和记录CP Q、Q的波形。 （5）根据给定器件，设计一个可逆的同步模4 计数器，其框图如图所示。图中，M为控制变量，当M=0时，进行递增计数，当M=1时，进行递减计数；Q、 Q为计数器的状态输出，Z为进位或借位信号。然后组装电路，并测试电路的输入、输出

集成计数器及寄存器的运用 实验报告

电子通信与软件工程 系2013-2014学年第2学期 《数字电路与逻辑设计实验》实验报告 --------------------------------------------------------------------------------------------------------------------- 班级: 姓名: 学号: 成绩: 同组成员: 姓名: 学号: --------------------------------------------------------------------------------------------------------------------- 一、 实验名称:集成计数器及寄存器的运用 二、实验目的: 1、熟悉集成计数器逻辑功能与各控制端作用。 2、掌握计数器使用方法。 三、 实验内容及步骤: 1、集成计数器74LS90功能测试。74LS90就是二一五一十进制异步计数器。逻辑简图为图8、1所示。 四、 五、 图8、1 六、 74LS90具有下述功能: ·直接置0(1)0(2)0(.1)R R ,直接置9(S9(1,·S,.:,＝1) ·二进制计数(CP 、输入QA 输出) ·五进制计数(CP 2输入Q D Q C Q B 箱出) ·十进制计数(两种接法如图8.2A 、B 所示) ·按芯片引脚图分别测试上述功能,并填入表 8、1、表8、2、表8、3中。

图8、2 十进制计数器 2、计数器级连 分别用2片74LS90计数器级连成二一五混合进制、十进制计数器。 3、任意进制计数器设计方法 采用脉冲反馈法(称复位法或置位法)。可用74LS90组成任意模(M)计数器。图8、3就是用74LS90实现模7计数器的两种方案,图(A)采用复位法。即计数计到M异步清0。图(B)采用置位法,即计数计到M一1异步置0。 图8、3 74LS90 实现七进进制计数方法 （1）按图8、3接线,进行验证。 （2）设计一个九进制计数器并接线验证。 （3）记录上述实验的同步波形图。 四、实验结果:

实验六计数器及其应用

实验六计数器及其应用 一、实验目的 1、学习用集成触发器构成计数器的方法 2、掌握中规模集成计数器的使用及功能测试方法 3、运用集成计数计构成1/N分频器 二、实验原理 1、用D触发器构成异步二进制加／减计数器 图1是用四只D触发器构成的四位二进制异步加法计数器，它的连接特点是将每只D触发器接成T'触发器，再由低位触发器的Q端和高一位的CP端相连接。 图1 四位二进制异步加法计数器 2、中规模十进制计数器 CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图2所示。 图2 CC40192引脚排列及逻辑符号 图中LD—置数端 CP U —加计数端 CP D —减计数端

CO—非同步进位输出端BO—非同步借位输出端 D 0、D 1 、D 2 、D 3 —计数器输入端 Q 0、Q 1 、Q 2 、Q 3 —数据输出端 CR—清除端 CC40192（同74LS192，二者可互换使用）的功能如表9－1，说明如下： 表9－1 3、计数器的级联使用 图3是由CC40192利用进位输出CO控制高一位的CP U 端构成的加数级联图。 图3 CC40192级联电路 4、实现任意进制计数 (1) 用复位法获得任意进制计数器 假定已有N进制计数器，而需要得到一个M进制计数器时，只要M＜N，用复位法使计数器计数到M时置“0”，即获得M进制计数器。如图4所示为一个由CC40192 十进制计数器接成的6进制计数器。 (2) 利用预置功能获M进制计数器 图4 六进制计数器

三、实验设备与器件 1、＋5V直流电源 2、双踪示波器 3、连续脉冲源 4、单次脉冲源 5、逻辑电平开关 6、逻辑电平显示器 7、译码显示器 8、 CC4013×2（74LS74）、CC40192×3（74LS192）、CC4011（74LS00） CC4012（74LS20） 四、实验内容 1、用CC4013或74LS74 D触发器构成4位二进制异步加法计数器。 (1) 按图9－1接线，R D 接至逻辑开关输出插口，将低位CP 端接单次脉冲源， 输出端Q 3、Q 2 、Q 3 、Q 接逻辑电平显示输入插口，各S D接高电平“1”。 (2) 清零后，逐个送入单次脉冲，观察并列表记录 Q 3～Q 状态。 (3) 将单次脉冲改为1HZ的连续脉冲，观察Q 3～Q 的状态。 (4) 将1Hz的连续脉冲改为1KHz，用双踪示波器观察CP、Q 3、Q 2 、Q 1 、Q 端波 形，描绘之。 5) 将图9－1电路中的低位触发器的Q端与高一位的CP端相连接，构成减法计 数器，按实验内容2)，3)，4)进行实验，观察并列表记录Q 3～Q 的状态。 2、测试CC40192或74LS192同步十进制可逆计数器的逻辑功能 (1) 清除：CR=1 (2) 置数：CR＝0，数据输入端输入任意一组二进制数，令LD= 0，观察计数译码显示输出。 (3) 加计数：CR＝0，LD＝CP D ＝1，CP U 接单次脉冲源。 (4) 减计数：CR＝0，LD＝CP U ＝1，CP D 接单次脉冲源。 3、图9－3所示，用两片CC40192组成两位十进制加法计数器，输入1Hz连续计数脉冲，进行由00—99累加计数，记录之。 4、按图4电路进行实验，记录之。

数电实验触发器及其应用

数电实验触发器及其应用 数字电子技术实验报告 实验三: 触发器及其应用 一、实验目的: 1、熟悉基本RS触发器，D触发器的功能测试。 2、了解触发器的两种触发方式（脉冲电平触发和脉冲边沿触发）及触发特点 3、熟悉触发器的实际应用。 二、实验设备: 1 、数字电路实验箱; 2、数字双综示波器; 3、指示灯; 4、74LS00、74LS74。 三、实验原理: 1、触发器是一个具有记忆功能的二进制信息存储器件，是构成多种时序 电路的最基本逻辑单元，也是数字逻辑电路中一种重要的单元电路。在数字系统和计算机中有着广泛的应用。触发器具有两个稳定状态，即“0”和“ 1 ”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。触发器有集成触发器和门电路（主要是“与非门” ）组成的触发器。 按其功能可分为有RS触发器、JK触发器、D触发器、T功能等触发器。触发方式有电平触发和边沿触发两种。 2、基本RS触发器是最基本的触发器，可由两个与非门交叉耦合构成。 基本RS触发器具有置“ 0”、置“ 1”和“保持”三种功能。基本RS触发器

也可以用二个“或非门”组成，此时为高电平触发有效。 3、D触发器在CP的前沿发生翻转，触发器的次态取决于CP脉冲上升沿n+1来到之前D端的状态，即Q = D。因此，它具有置“ 0”和“T两种功能。由于在CP=1期间电路具有阻塞作用，在CP=1期间，D端数据结构变RS化，不会影响触发器的输出状态。和分别是置“ 0”端和置“ 1” DD 端，不需要强迫置“ 0”和置“ 1”时，都应是高电平。74LS74(CC4013, 74LS74(CC4042均为上升沿触发器。以下为74LS74的引脚图和逻辑图。 馬LD 1CP 1云IQ LQ GM) 四、实验原理图和实验结果： 设计实验： 1、一个水塔液位显示控制示意图，虚线表示水位。传感器A、B被水浸沿时

基于MATLAB的状态观测器设计

基于MATLAB 的状态观测器设计 预备知识： 极点配置 基于状态反馈的极点配置法就是通过状态反馈将系统的闭环极点配置到期望的极点位置上，从而使系统特性满足要求。 1. 极点配置原理 假设原系统的状态空间模型为： ???=+=Cx y Bu Ax x 若系统是完全可控的，则可引入状态反馈调节器，且： Kx u input -= 这时，闭环系统的状态空间模型为： ???=+-=Cx y Bu x )BK A (x 2. 极点配置的MATLAB 函数 在MATLAB 控制工具箱中，直接用于系统极点配置的函数有acker()和place()。调用格式为： K=acker(A,C,P) 用于单输入单输出系统 其中：A ，B 为系统矩阵，P 为期望极点向量，K 为反馈增益向量。 K=place(A,B,P) (K,prec,message)=place(A,B,P) place()用于单输入或多输入系统。Prec 为实际极点偏离期望极点位置的误差；message 是当系统某一非零极点偏离期望位置大于10%时给出的警告信息。 3. 极点配置步骤： （1）获得系统闭环的状态空间方程； （2）根据系统性能要求，确定系统期望极点分布P ； （3）利用MATLAB 极点配置设计函数求取系统反馈增益K ； （4）检验系统性能。 已知系统模型 如何从系统的输入输出数据得到系统状态？

初始状态：由能观性，从输入输出数据确定。 不足：初始状态不精确，模型不确定。 思路：构造一个系统，输出逼近系统状态 称为是的重构状态或状态估计值。实现系统状态重构的系统称为状态观 测器。 观测器设计 状态估计的开环处理： 但是存在模型不确定性和扰动！初始状态未知！ 应用反馈校正思想来实现状态重构。 通过误差来校正系统：状态误差，输出误差。 基于观测器的控制器设计 系统模型 若系统状态不能直接测量， 可以用观测器来估计系统的状态。 L是观测器增益矩阵，对偏差的加权。 真实状态和估计状态的误差向量 误差的动态行为：

触发器及其应用实验报告 - 图文-

实验报告 一、实验目的和任务 1. 掌握基本RS、JK、T和D触发器的逻辑功能。 2. 掌握集成触发器的功能和使用方法。 3. 熟悉触发器之间相互转换的方法。 二、实验原理介绍 触发器是能够存储1位二进制码的逻辑电路,它有两个互补输出端,其输出状态不仅与输入有关,而且还与原先的输出状态有关。触发器有两个稳定状态,用以表示逻辑状态"1"和"0飞在二定的外界信号作用下,可以从一个稳定状态翻转到另一个稳定状态,它是一个具有记忆功能的二进制信息存储器件,是构成各种时序电路的最基本逻辑单元。 1、基本RS触发器 图14-1为由两个与非门交叉祸合构成的基本RS触发器,它是无时钟控制低电平直接触发的触发器。 基本RS触发器具有置"0"、置"1"和保持三种功能。通常称s为置"1"端,因为 s=0时触发器被置"1"; R为置"0"端,因为R=0时触发器被置"0"。当S=R=1时状态保持,当S=R=0时为不定状态,应当避免这种状态。

基本RS触发器也可以用两个"或非门"组成,此时为高电平有效。 S Q S Q Q 卫R Q (a(b 图14-1 二与非门组成的基本RS触发器 (a逻辑图(b逻辑符号 基本RS触发器的逻辑符号见图14-1(b,二输入端的边框外侧都画有小圆圈,这是因为置1与置。都是低电平有效。 2、JK触发器 在输入信号为双端的情况下,JK触发器是功能完善、使用灵活和通用性较强的一种触发器。本实验采用74LS112双JK触发器,是下降边沿触发的边沿触发器。引脚逻辑图如图14-2所示;JK触发器的状态方程为: Q,,+1=J Q"+K Q 3 5

J Q CLK K B Q 图14-2JK触发器的引脚逻辑图 其中,J和IK是数据输入端,是触发器状态更新的依据,若J、K有两个或两个以上输入端时,组成"与"的关系。Q和Q为两个互补输入端。通常把Q=O、Q=1的状态定为触发器"0"状态;而把Q=l,Q=0 定为"}"状态。 JK触发器常被用作缓冲存储器,移位寄存器和计数器。 CC4027是CMOS双JK触发器,其功能与74LS112相同,但采用上升沿触发,R、S端为高电平

状态反馈与状态观测器

实验七 状态反馈与状态观测器 一、实验目的 1. 掌握用状态反馈进行极点配置的方法。 2. 了解带有状态观测器的状态反馈系统。 二、实验原理 1. 闭环系统的动态性能与系统的特征根密切相关，在状态空间的分析中可利用状态反馈来配置系统的闭环极点。这种校正手段能提供更多的校正信息，在形成最优控制率、抑制或消除扰动影响、实现系统解耦等方面获得广泛应用。在改善与提高系统性能时不增加系统零、极点，所以不改变系统阶数，实现方便。 2. 已知线形定常系统的状态方程为x Ax Bu y cx =+= 为了实现状态反馈，需要状态变 量的测量值，而在工程中，并不是状态变量都能测量到，而一般只有输出可测，因此希望利用系统的输入输出量构成对系统状态变量的估计。解决的方法是用计算机构成一个与实际系统具有同样动态方程的模拟系统，用模拟系统的状态向量 ?()x t 作为系统状态向量()x t 的估值。状态观测器的状态和原系统的状态之间存在着误差，而引起误差的原因之一是无法使状态观测器的初态等于原系统的初态。 引进输出误差?()()y t y t -的反馈是为了使状态估计误差尽可能快地衰减到零。状态估计的误差方程为 误差衰减速度，取决于矩阵（A-HC ）的特征值。 3. 若系统是可控可观的，则可按极点配置的需要选择反馈增益阵k ，然后按观测器的动态要求选择H ，H 的选择并不影响配置好的闭环传递函数的极点。因此系统的极点配置和观测器的设计可分开进行，这个原理称为分离定理。 三、实验内容 1. 设控制系统如6.1图所示，要求设计状态反馈阵K ，使动态性能指标满足超调量%5%σ≤，峰值时间0.5p t s ≤。

触发器的使用实验报告

实验II、触发器及其应用 一、实验目的 1、掌握基本RS、JK、D和T触发器的逻辑功能 2、掌握集成触发器的逻辑功能及使用方法 3、熟悉触发器之间相互转换的方法 二、实验原理 触发器具有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存储器件，是构成各种时序电路的最基本逻辑单元。 1、基本RS触发器 如图1为两个与非门交叉耦合构成的基本RS触发器，它是无时钟控制低电平直接触发的触发器。基本RS触发器具有置“0”、置“1”和“保持”三种功能。通常称为置“1” 段，因为=0（=1）时触发器被置为“1”；为置“0”端，因为=0（=1）时触发器被置“0”，当==1时状态保持；==0时，触发器状态不定，应避免此种情况发生，表1为基本RS 触发器的状态表。 图1、基本RS触发器 表1、基本RS触发器功能表 输入输出 0 1 1 0 1 0 0 1 1 1 0 0 不定不定 基本RS 2、JK触发器

在输入信号为双端的情况下，JK触发器的功能完善、使用灵活和通用性较强的一种触发器。本实验采用74LS112双JK触发器，是下降沿出发的边沿触发器。引脚功能及逻辑符号如图2所示。 图2、74LS112双JK触发器引脚排列及逻辑符号 JK触发器的状态方程为：=J+ J和K是数据输入端，是触发器状态更新的依据，若J、K有两个或者两个以上输入端时，组成“与”的关系。和为两个互补输出端。通常把=0，=1的状态定为触发器“0” 状态；而把=1，=0定为“1”状态。下降沿触发JK触发器功能表如表2所示。 表2、JK触发器功能表 JK触发器常被用作缓冲存储器，移位寄存器和计数器。 3、D触发器 在输入信号为单端的情况下，D触发器用起来最为方便，其状态方程为=D，其输出状态的更新发生在CP脉冲的上升沿，故又称为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前D端的状态，D触发器的应用很广，可用作数字信号的寄存，移位寄存，分频和波形发生等。有很多种型号可供各种用途的需要而选用。如双D 74LS74、四D 74LS175、六D 74LS174等。 下图为双D774LS74的引脚排列及逻辑符号。功能表如表3.

实验九-可逆计数器的功能测试及应用电路

实验九可逆计数器的功能测试及应用电路 实验目的： （1）掌握可逆计数器74LS191、74LS191、74LS192、74LS193的逻辑功能及使用方法。 （2）熟悉可逆计数器实现任意进制的数码倒计时电路的工作原理。 实验仪器与器件： 实验箱一个；双踪示波器一台；稳压电源一台；函数发生器一台。 74LS191、74LS191、74LS191或74HC48、74LS00和74LS04。 实验内容： 1测试74LS190和74LS191的逻辑功能，并用数码管显示，验证是否与表2-9-4一致，分别画出各单元的电路图，写出各自的状态 实验原理：单时钟74LS191二进制同步加/减计数器的功能表如下： 表2-9-4 单时钟74LS191二进制同步加/减计数器的功能表 单时钟74LS191二进制同步加/减计数器是十进制的，其他功能与74LS191一样。它的有效状态为0000~1001. 实验电路： 如图所示是减计数时当计数器的状态变为0时的电路状态：RCO=0，MAX/=1； MIN

实验现象与结果： 该结果是当CTEN =0，D L =1，D U /=1时，A B C D Q Q Q Q 的 波形图； 该结果是当CTEN =0，D L =1，D U /=1时， RCO 与MIN MAX /的波形图

需要说明的是：当CTEN= D L=1时，电路保持原来的状态。 2测试74LS192和74LS193的逻辑功能，并用数码管显示，验证是否与表2-9-3及2-9-5一致。画出测试电路图。 实验原理： 双时钟74LS192同步十进制可逆计数器的功能表如下表所示，74LS192是十进制计数器。 表2-9-3双时钟74LS192同步十进制可逆计数器的功能表 输入输出工作 状态 U CP UP D CP DOW N CLR D L DCBA A B C D Q Q Q Q U TC D TC ＊＊H H ＊＊＊＊0000 H H 异步 清零＊＊L L 1001 1001 H H 异步 置数 H ↑L H ＊＊＊＊1001→ 0001→ 0000H H H L 减法 计数 ↑H L H ＊＊＊＊0000→ 1000→ 1001H L H H 加法 计数 双时钟74LS193二进制同步加/减法计数器的功能表如下表所示，74LS193是一个十六进制的计数器。

实验4 触发器及其应用

实验八触发器及其应用 一、实验目的 1、掌握基本RS、JK、D和T触发器的逻辑功能 2、掌握集成触发器的逻辑功能及使用方法 3、熟悉触发器之间相互转换的方法 二、实验原理 触发器具有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本逻辑单元。 1、基本RS触发器 2、JK触发器 JK触发器的状态方程为 Q n+1＝J Q n＋K Q n 图8－2 74LS112双JK触发器引脚排列及逻辑符号

3、D触发器 状态方程为Q n+1＝D n 图8－3 为双D 74LS74的引脚排列及逻辑符号。 图8－3 74LS74引脚排列及逻辑符号 三、实验设备与器件 1、＋5V直流电源 2、双踪示波器 3、连续脉冲源 4、单次脉冲源 5、逻辑电平开关 6、逻辑电平显示器 7、74LS112（或CC4027） 74LS00（或CC4011） 74LS74（或CC4013） 四、实验内容 1、测试基本RS触发器的逻辑功能 按图8－1，用两个与非门组成基本RS触发器，输入端R、S接逻辑开关的输出插口，输出端 Q、Q接逻辑电平显示输入插口，按表8－7要求测试，记录之。

2、测试双JK触发器74LS112逻辑功能 (1) 测试R D 、S D的复位、置位功能 (2) 测试JK触发器的逻辑功能 (3) 将JK触发器的J、K端连在一起，构成T触发器。 在CP端输入1HZ连续脉冲，观察Q端的变化。 在CP端输入1KHZ连续脉冲，用双踪示波器观察CP、Q、Q端波形，注意相位关系，描绘之。 表8－8 3、测试双D触发器74LS74的逻辑功能 (1) 测试R D 、S D的复位、置位功能 (2) 测试D触发器的逻辑功能 按表8－9要求进行测试，并观察触发器状态更新是否发生在CP脉冲的上升沿（即由0→1），记录之。 表8－9

实验五 74LS90计数器及其应用

实验五 74LS90计数器及其应用 吴宇 2009302301 9294 一、 实验目的 （1） 熟悉常用中规模计数器的逻辑功能。 （2） 掌握二进制计数器和十进制计数器的工作原理和使用方法 （3） 熟练掌握利用74LS90计数器设计其他进制计数器的方法 二、 实验设备 数字电路实验箱，数字万用表，74LS90，函数信号发生器，74LS47及数码管 三、 实验原理 计数是一种最简单的基本运算，计数器在数字系统中主要是对脉冲信号个数进行计数，以实现测量、计数和控制功能，同时兼有分频的功能。计数器按计数进制分有二进制计数器，十进制计数器和任意进制计数器；按技术单元中触发器所接受计数脉冲和翻转顺序分有异步计数器、同步计数器；按计数供能分忧加法计数器，减法计数器，可逆计数器等。 1. 异步清零二——五——十进制异步计数器 74LS90 74LS90是一块二五十进制异步计数器，外形为双列直插。计数脉冲由单次脉冲源提供， 如果从1CP 端输入，从0Q 端输出，则是二进制计数器；如果从2CP 端输入，从321Q Q Q 输出，则是异步五进制加法计数器。 四、 实验内容 (1).用74LS90实现十进制，并用数码管显示 用BCD8421码实现十进制，时钟信号从1CP 端输入，0Q 端为最低位输出信号 ，并作为进位信号输入2CP 端，321Q Q Q 输出，由高到低排列。

十进制仿真实现图： (2).用74LS90实现六进制，并用数码管显示 复位法： 原理：先将74LS90连成十进制，然后连出进位信号至复位端进位。即当输出为0110时，输出复位信号。可以把21Q Q 练到0102R R 得到复位信号，仿真如图： 六进制仿真实现图：

触发器实验报告

触发器实验报告 集团标准化工作小组 #Q8QGGQT-GX8G08Q8-GNQGJ8-MHHGN#

实验报告 课程名称：数字电子技术基础实验 指导老师： 周箭 成绩：__________________ 实验名称：集成触发器应用 实验类型： 同组学生姓名：__邓江毅_____ 一、实验目的和要求（必填） 二、实验内容和原 理（必填） 三、主要仪器设备（必填） 四、操作方法和实 验步骤 五、实验数据记录和处理 六、实验结果与分 析（必填） 七、讨论、心得 实验内容和原理 1、D →J-K 的转换实验 设计过程：J-K 触发器和D 触发器的次态方程如下： J-K 触发器：n n 1+n Q Q J =Q K +， D 触发器：Qn+1=D 若将D 触发器转换为J-K 触发器，则有：n n Q Q J =D K +。 实验结果： J K Qn-1 Qn 功能 0 0 0 0 保持 1 1 0 1 0 0 置0 1 0 1 1 0 1 翻转 1 0 1 0 1 置1 1 1 实验截图： 专业：电卓1501 姓名：卢倚平 学号： 日期：地点：东三404

（上：Qn ，下：CP ，J 为高电平时） 2、D 触发器转换为T ’触发器实验 设计过程：D 触发器和T ’触发器的次态方程如下： D 触发器：Q n+1= D ， T ’触发器：Q n+1=!Q n 若将D 触发器转换为T ’触发器，则二者的次态方程须相等，因此有：D=!Qn 。 实验截图： (上：Qn ，下：!Qn ）CP 为1024Hz 的脉冲。 3、J-K →D 的转换实验。 ①设计过程： J-K 触发器：n n 1+n Q Q J =Q K ， D 触发器：Qn+1=D 若将J-K 触发器转换为D 触发器，则二者的次态方程须相等，因此有：J=D ，K=!D 。 实验截图：

实验四 计数器及其应用

实验四计数器及其应用 一、实验目的 l、学习用集成触发器构成计数器的方法 2、掌握中规模集成计数器的使用及功能测试方法 3、运用集成计数计构成l位分频器 二、实验原理 计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。 l、用D触发器构成异步二进制加／减计数器 图4-1是用四只D触发器构成的四位二进制异步加法计数器，它的连接特点是将每只D 触发器接成T’触发器，再由低位触发器的Q端和高—位的CP端相连接。 图4-1 四位二进制异步加法计数器 若将图4-l稍加改动，即将低位触发器的Q端与高一位的CP端相连接，即构成了一个4位二进制减法计数器。 2、中规模十进制计数器 CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，具引脚排列及逻辑符号如图4-2所示。

图4-2 CC40192引脚排列及逻辑符号 图中LD一置数端CP L一加计数端CP D一减计数端 CO一非同步进位输出端BO一非同步借位输出端 D0、D1、D2、D3一计数器输入端 Q0、Q1、Q2、Q3一数据输出端CR一清除端 CC40192(同74LS192，二者可互换使用)的功能如表4-1，说明如下：表4-1 当清除端CR为高电平“1”时，计数器直接清零；CR置低电平则执行其它功能。 当CR为低电平，置数端LD也为低电平时，数据直接从置数端D0、D1、D2、D3置入计数器。 当CR为低电平，LD为高电平时，执行计数功能。执行加计数时，减计数端CP D接高 电平，计数脉冲由CP U输入;在计数脉冲上升沿进行842l码十进制加法计数。执行减计数时，加计数端CPu接高电平，计数脉冲由减计数端CP D输入，表4-2为8421码十进制加、减计数器的状态转换表。 表4-2 3、计数器的级联使用 一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。 同步计数器往往设有进位(或借位)输出端，故可选用其进位(或借位)输出信号驱动下一级计数器。 图4-3是由CC40192利用进位输出CO控制高一位的CP U端构成的加数级联图。

D触发器及其应用实验报告

实验五D触发器及其应用 实验人员：班号：学号： 一、实验目的 1、熟悉D触发器的逻辑功能； 2、掌握用D触发器构成分频器的方法； 3、掌握简单时序逻辑电路的设计 二、实验设备 74LS00 ，74LS74，数字电路实验箱，数字双踪示波器，函数信号发生器 三、实验内容 1、用74LS74（1片）构成二分频器、四分频器，并用示波器观察波形； 74LS74是双D触发器（上升沿触发的边沿D触发器），其管脚图如下： 其功能表如下： ○1构成二分频器：用一片74LS74即可构成二分频器。实验电路图如下：

○2构成四分频器：需要用到两片74LS74。实验电路图如下： 2、实现如图所示时序脉冲（用74LS74和74LS00各1片来实现） 将欲实现功能列出真值表如下：

Q 1n+1=Q 0n =D 1 Q 0n+1=Q 1n ????=D 0 F ′=Q 1n Q 0n ???? F =F ′?CP 连接电路图如下： 四、实验结果 1、用74LS74（1片）构成二分频器、四分频器。示波器显示波形如下： ○ 1二分频器： ○ 2四分频器：

2、实现时序脉冲。示波器显示波形如下： 五、故障排除 在做“用74LS74（1片）构成二分频器、四分频器”时，连接上示波器后，发现通道二总显示的是类似于电容放电的波形，但表现出了二分频。反复排查问题均没有发现原因。最后换了一根连接示波器的线，便得到了理想的结果。 在示波器使用时想要用U盘保存电路波形，不会操作。后来在询问了同学之后才知道只需要按“print”就好。 六、心得体会 通过此次实验，我更深入地领悟了触发器的原理和用法，还复习了示波器的用法，还学会了如何保存示波器波形。

2021年D触发器及其应用实验报告

实验五D触发器及其应用 欧阳光明（2021.03.07） 实验人员：班号：学号： 一、实验目的 1、熟悉D触发器的逻辑功能； 2、掌握用D触发器构成分频器的方法； 3、掌握简单时序逻辑电路的设计 二、实验设备 74LS00 ，74LS74，数字电路实验箱，数字双踪示波器，函数信号发生器 三、实验内容 1、用74LS74（1片）构成二分频器、四分频器，并用示波器观察波形； 74LS74是双D触发器（上升沿触发的边沿D触发器），其管脚图如下： 其功能表如下： ○1构成二分频器：用一片74LS74即可构成二分频器。实验电路图如下： ○2构成四分频器：需要用到两片74LS74。实验电路图如下： 2、实现如图所示时序脉冲（用74LS74和74LS00各1片来实现）将欲实现功能列出真值表如下： *欧阳光明*创编 2021.03.07

通过观察上面的真值表，可以得出下面的表达式： 连接电路图如下： 四、实验结果 1、用74LS74（1片）构成二分频器、四分频器。示波器显示波形如下： ○1二分频器： ○2四分频器： 2、实现时序脉冲。示波器显示波形如下： 五、故障排除 在做“用74LS74（1片）构成二分频器、四分频器”时，连接上示波器后，发现通道二总显示的是类似于电容放电的波形，但表现出了二分频。反复排查问题均没有发现原因。最后换了一根连接示波器的线，便得到了理想的结果。 在示波器使用时想要用U盘保存电路波形，不会操作。后来在询问了同学之后才知道只需要按“print”就好。 六、心得体会 通过此次实验，我更深入地领悟了触发器的原理和用法，还复习了示波器的用法，还学会了如何保存示波器波形。 *欧阳光明*创编 2021.03.07

实验18 状态观测器及其应用

实验十八 状态观测器及其应用 一、实验原理 状态反馈虽然能使系统获得满意的动态性能，但对于具体的控制系统，由于物理实现条件的限制，不可能做到系统中的每一个状态变量x 都有相应的检测传感器。 为此，人们设想构造一个模拟装置，使它具有与被控系统完全相同的动态方程 和输入信号。由于这种模拟装置的状态变量都能被检测，因此可采用它作为被控系统的状态进行反馈，这个模拟装置成为系统的状态观测器。 x ? 为了能使在不同的初始状态使)()(?00t x t x ≠，使能以最快的速度趋于实际系统的状态变为，必须把状态观测器接称闭环形式，且它的极点配置距s 平面虚轴的距离至少大于状态反馈系统的极点距虚轴的距离5倍。 )(?t x )(t x 有关本实验中状态观测器的具体设计和实验系统的模拟电路，请参见附录。 二、实验目的 1. 熟悉状态观测器的原理与结构组成； 2. 用状态观测器的状态估计值对系统的极点进行任意配置。 3. 掌握根据实验原理进行实验方案设计的方法。 三、实验内容 1. 设计受控系统和相应状态观测器的模拟电路图。 2. 观测实验系统的状态与观测器的状态估计值两者是否一致。 )(?t x )(t x 3. 观测实际系统在状态反馈前的阶跃响应和用观测器的状态进行反馈后的阶跃响 应。 四、实验设备 1. 自动控制理论电子模拟实验装置和自己设计搭建的实验电路。 2. 模拟或数字式示波器1台。 五、实验步骤 自行设计。 参考步骤： 1. 利用实验装置中的模拟电路单元形成原系统；设计（参考本实验附录）并连接一个具有状态观测器的模拟电路。 2. 利用实验装置上的阶跃信号发生器产生一个阶跃信号作为系统的输入，用 示波器观测该系统的输入与输出，以及观测与1x )2x )1x ，与2x 测试点的跟踪

实验十一 同步计数器的逻辑功能测试及应用

实验十一计数器74LS161的逻辑功能测试及应用 一、实验目的 1、熟悉集成计数器触的逻辑功能和各控制端作用。 2、掌握集成计数器逻辑功能测试方法。 3、掌握计数器使用方法。 二、实验设备与器件 1、实验设备：DLBS系列数字逻辑实验箱1个，MF47型万用表１台。 2、实验器件：74LS161集成同步计数器×2片，四二输入与非门74LS00×1块。 三、实训器件说明 1、 74LS161集成同步计数器 74LS161是一种同步四位二进制同步加法计数器，计数范围是0～15，具有异步清零、同步置数、保持和二进制加法计数等逻辑功能。图11.1所示为74LS161的管脚图和逻 辑功能示意图。图中CR端是异步清零控制端，当CR=0时，输出Q3Q2Q1Qo全为零，实现异步清除功能。LD是同步置数控制端，当CR=1，LD=0，且CP=CP↑时，输出 Q3Q2Q1Qo=D3D2D1Do,实现同步预置数功能。CTP和CTT是计数控制端，CP是上升沿有效的时钟脉冲输入端，D0～D3是并行数据输入端，Q0～Q3是计数输出端，CO是进位输出端，且进位输出信号CO=CTt=Q3Q2Q1Qo ，它可以用来实现电路的级联扩展。 74LS161的逻辑功能如表6.9所示。表中各控制输入端按优先级从高到低的次序排列， 依次为CR、LD、CTp和CTt，其中CR优先级最高。计数输出Q3为最高位，Qo为最低 位。 输入输出 CR LD CTp CTt CP D3 D2 D1 Do Q3 Q2 Q1 Qo 0 ××××××××0 0 0 0 1 0 ××↑D3 D 2 D1 D0 D 3 D2 D1 D0 1 1 0 ××××××保持 1 1 ×0 ×××××保持 1 1 1 1 ↑××××二进制加法计数

利用状态观测器实现状态反馈的系统设计

实验二十八 利用状态观测器实现状态反馈的系统设计 【实验地点】 【实验目的】 1、掌握用状态反馈进行极点配置的方法。 2、了解带有状态观测器的状态反馈系统。 3、练习控制性能比较与评估的方法。 【实验设备与软件】 1、MA TLAB 软件。 2、labACT 实验箱。 【实验原理】 1、闭环系统的动态性能与系统的特征根密切相关，在状态空间的分析中可利用状态反馈来配置系统的闭环极点。这种校正手段能提供更多的校正信息，在形成最优控制率、抑制或消除扰动影响、实现系统解耦等方面获得广泛应用。 2、为了实现状态反馈，需要状态变量的测量值，而在工程中，并不是状态变量都能测量到，而一般只有输出可测，因此希望利用系统的输入输出量构成对系统状态变量的估计。解决的方法是用计算机构成一个与实际系统具有同样动态方程的模拟系统，用模拟系统的状态向量 作为系统状态向量 的估值。 状态观测器的状态和原系统的状态之间存在着误差，而引起误差的原因之一是无法使状态观测器的初态等于原系统的初态。引进输出误差 的反馈是为了使状态估计误差尽可能快地衰减到零。 3、若系统是可控可观的，则可按极点配置的需要选择反馈增益阵k ，然后按观测器的动态要求选择H ，H 的选择并不影响配置好的闭环传递函数的极点。因此系统的极点配置和观测器的设计可分开进行，这个原理称为分离定理。 【实验内容、方法、过程与分析】 1、实验内容 设控制系统如图1所示，要求设计状态反馈阵K ，使动态性能指标满足超调量%5%≤σ，峰值时间s t p 5.0≤。 图 1 由图可得系统传递函数关系为: 21()()0.051 X s X s s =+ (1) 12()()()U s X s X s s -= (2) 1()()X s Y s = (3) 对上(1),(2),(3)化简并反变换:

D触发器的应用

班级：08020903 姓名：罗林学号：2009301953 实验四触发器及其应用 一、实验目的： 1）熟悉基本D触发器的功能测试。 2）了解触发器的两种触发方式（脉冲电平触发和脉冲边沿触发）及触发特点。3）熟悉触发器的实际应用。 二、实验设备: 1）数字电路实验箱 2）函数信号发生器、数字双踪示波器 3）数字万用表 4）74LS00、74LS74 三、实验原理： 触发器是一个具有记忆功能的二进制信息存储器件，是构成多种时序电路的最基本逻辑单元，也是数字逻辑电路中一种重要的单元电路。在数字系统和计算机中有着广泛的应用。触发器具有两个稳定状态，即“0”和“1”，，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。触发器有集成触发器和门电路组成的触发器。触发方式有电平触发和边沿触发两种。 D触发器在时钟脉冲CP的前沿（正跳变0→1）发生翻转，触发器的次态 取决于CP的脉冲上升沿到来之前D端的状态，即=D。因此，它具有置0、置1两种功能。由于在CP=1期间电路具有维持阻塞作用，所以在CP=1期间，D 端的数据状态变化，不会影响触发器的输出状态。和分别是决定触发器初始状态的直接置0、置1端。当不需要强迫置0、置1时，和端都应置高电平（如接+5V电源）。74LS74，74LS175等均为上升沿触发的边沿触发器。图一为74LS74的引脚图和逻辑图。D触发器应用很广，可用做数字信号的寄存，移位寄存，分频和波形发生器等。 74LS74引脚图和逻辑图 四、实验内容 1.用D触发器构成4分频器

四分频电路图： 2.设计电路实现如下波形 五、实验结果 四分频实验结果波形： 2.实验结果波形：

数字电路实验报告——24进制计数器逻辑功能及其应用

24进制计数器逻辑功能及其应用 一、实验目的： 1. 熟悉中等规模集成电路计数器74LS160的逻辑功能，使用方法及应用。 2. 掌握构成计数器的方法。 二、实验设备及器件： 1. 数字逻辑电路实验板1片 2. 74HC90同步加法二进制计数器2片 3. 74HC00二输入四与非门1片 4. 74HC04 非门1片 三、实验原理： 计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。 集成计数器74HC90是二-五-十进制计数器，其管脚排列如图。

四、实验内容

实验电路图： 用74HC00与非门和74HC04的非门串联，构成与门。74HC00的引脚图和真值表如图：

74HC04的引脚图与真值表如图： 按实验电路图，参照各个芯片的引脚图和真值表，连接电路。其中Q0到Q3分别连到数码管的对应的D0到D3，CP0端接到时钟脉冲，然后检查电路无误后，加电源，观察现象。实验结果：个位数码管随时间显示0、1、2、3、4、5、6、7、8、9，十位数码管显示个位进位计数结果，按0、1、2变化，当数字增加到23后，数码管自动清零，又从零开始变化。 五、实验心得： 本次实验，通过对计数器工作过程的探索，基本上了解了数码计数器的工作原理，以及74HC160的数字特点，让我更进一步掌握了如何做好数字电子数字实验，也让我认识到自身理论知识的不足和实践能力的差距，以及对理论结合实践的科学方法有了更深刻理解。

555触发器及其应用

实验八 555定时器及其应用 一、实验目的 1．熟悉集成555定时器的特性参数和使用方法。 2．掌握使用555定时器组成施密特触发器的方法 3．掌握使用555定时器组成单稳态触发器的方法，定时元件RC对脉冲宽度的影响。 4．掌握使用555定时器组成自激多谐振荡器的方法和定时元件RC对振荡周期和脉冲宽度的影响。 二、实验器材 1．数字电路实验箱1台 2．示波器 1 台 3．万用表 1 只 4．集成电路：555定时器 1 只 5．元器件：电阻、电容若干只 三、实验原理和电路 1．器件特性 555定时器是一种中规模集成电路，外形为双列直插8脚结构，体积很小，使用起来方便。只要在外部配上几个适当的阻容元件，就可以构成史密特触发器、单稳态触发器及自激多谐振荡器等脉冲信号产生与变换电路。它在波形的产生与变换、测量与控制、定时电路、家用电器、电子玩具、电子乐器等方面有广泛的应用。 集成555定时器有双极性型和CMOS型两种产品。一般双极性型产品型号的最后三位数都

120 是555，CMOS 型产品型号的最后四位数都是7555.它们的逻辑功能和外部引线排列完全相同。器件电源电压推荐为4．5～12V ，最大输出电流200mA 以内，并能与TTL 、CMOS 逻辑电平相兼容。其主要参数见表8.1。 555定时器的内部电路框图及逻辑符号和管脚排列分别如图8.1和图8.2所示。 引脚功能： V i1（TH ）：高电平触发端，简称高触发端，又称阈值端，标志为TH 。 V i2（TR ）：低电平触发端，简称低触发端，标志为TR 。 V CO ：控制电压端。 V O ：输出端。 Dis ：放电端。 Rd ：复位端。 555定时器内含一个由三个阻值相同的电阻R 组成的分压网络，产生31V CC 和32V CC 两个基准电压；两个电压比较器C 1、C 2；一个由与非门G 1、G 2组成的基本RS 触发器（低电平触发）；放电三极管T 和输出反相缓冲器G 3。 Rd 是复位端，低电平有效。复位后, 基本RS 触发器的Q 端为1（高电平），经反相缓冲器后，输出为0（低电平）。 分析图8.1的电路：在555定时器的V CC 端和地之间加上电压，并让V CO 悬空，则 比较器C 1的同相输入端接参考电压32V CC ，比较器C 2反相输入端接参考电压31V CC ，为了学习方便，我们规定： . (a) 555的逻辑符号 (b) 555的引脚排列 图8.2 555定时器逻辑符 号和引脚 图8.1 555定时器内部结构 Vi1(TH) Vi2 Vco ..