大规模集成电路一二章作业
郭小明2011060100010 大规模集成电路一二章作业
第一章作业
1、集成电路是哪一年有谁发明的？
答：1958年的Texas Instruments（美国德州仪器）公司的Jack Kilby 发明的，基于锗材料采用单管互连方法制作了一个简单的振荡器，可以使认为第一块雏形集成电路，1959年申请小型化电子电路的专利，并于2000年获得诺贝尔物理学奖。
2、诺伊斯对集成电路的主要贡献是什么？
答：
1959年提出的发明平面工艺技术和PN结隔离技术奠定了半导体集成电路的基础，美国仙童公司的Robert Noyce结合其同事Jean Hoerni发明的刻蚀氧化工艺，在电路上淀积金属薄层进行电路连接，使得复杂集成电路成为可能，并在1959年突出平面型晶体管之后，1961年推出用平面工艺制造出的第一块双极型集成电路，从此旋开了集成电路的新篇章。
1968年7月，Robert Noyce和Gordon Moore，离开Fairchild公司，建立Intel。
2000年，Jack Kilby，Robert Noyce获得Nobel物理奖。
3、MOS场效应管是哪年出现的？
1960年Jhon Atalla和Dawon Kahng发明了MOS场效应晶体管，1962年美国的RCA 公司研制出MOS场效应晶体管，并于1963年研制出第一块MOS集成电路。
4、集成电路的发展规律是由谁总结提出来的，具体规律是什么
摩尔定律是由英特尔（Intel）创始人之一戈登·摩尔（Gordon Moore）提出来的。其内容为：当价格不变时，集成电路上可容纳的晶体管数目，约每隔18个月便会增加一倍，性能也将提升一倍。换言之，每一美元所能买到的电脑性能，将每隔18个月翻两倍以上。这一定律揭示了信息技术进步的速度。
5、叙述集成电路的层次设计步骤
层次化设计是大规模集成电路设计中最广泛使用的方法，可以简化设计的复杂性。层次化设计分为自顶向下和自底向上两种方法。层次设计奖设计目标分为不同的层次级别，针对设计对象的不同，划分为不同的设计区域，如器件（版图级）、电路级、门级、模块（寄存器级）、系统级。设计域的划分时针对不同的设计描述方式确定的，相当于抽象设计表示方法，整个层次分为行为域、结构域和几何域。
对于一个复杂的数字IC来说，自顶向下的设计方法，可以分成如下几个步骤完成（1）系统描述（行为级设计）：讲用户需求转换为胸膛呢设计说明的过程，给出电路系统的具体要求，如速度、功耗、可靠性、采用的工艺、开发费用和开发周期等，作为电路系统设计过程的约束条件。
（2）抽取高层模型：先借助于硬件描述语言进行算法设计和描述，依据高度抽象的模型库，讲系统划分为子系统或模块的集合，各子系统之间通过数据流和控制流相互连接。然后通过寄存器传输机设计奖系统设计算法实体化，将子系统或模块的算法描述转换成实现其功能所采用的实际硬件，如寄存器、组合逻辑、多路转换器等，同时进行系统综合优化。
（3）逻辑组合：就是将门、触发器等功能进一步细化，转化成只包含基本门与触发器的逻辑电路
（4）电路设计：将门、触发器转换成晶体管、电阻、电容等基本的元件及连线，可以同时考虑电学及电路性能，并行进行电路分析
（5）物理设计：将晶体管、电阻、电容及连线转换成几何图形，进行电路参数提取及验证。
自底向上的设计过程是系统划分和分解的基础上，先进行单元（门级）的电路和版图设计，在单元精心设计后逐步向上进寄存器传输级功能模块、子系统设计直至最终的系统集成。自底向上的优点是可以保准局部最优，对单元的精心设计能够为更高层次的系统设计提供良好的基础，但是自底向上的设计过程缺乏全局观点的问题，没有考虑整个系统的设计要求。
第二章作业
1、集成电路的加工有哪些基本工艺？
答：平面工艺基础：热氧化工艺、扩散工艺、淀积工艺和光刻工艺
2、简述光刻工艺过程及作用
答：光刻工艺作用：掩膜版图形通过曝光复制到硅片表面光刻胶上，形成光刻图像，刻蚀未被光刻胶覆盖的部分并去胶。
光刻机：接触式光刻机、接近式光刻机和投影式光刻机。
掩膜版制备：制版系统分为图形处理系统和图形发生器。
光刻过程：在涂上光刻胶之前先进行热氧化处理，淀积一层绝缘的氮化硅薄膜，增加光刻胶与硅片之间的粘附性，以及防止湿法腐蚀时产生。光刻胶用甩胶机涂覆在硅片上。由于光刻胶中有溶剂，需要在80度左右的烘箱中进行烘干。因为集成电路制造是逐层加工的，每次光刻时都要将掩膜版与硅片上的对中记号，保证掩膜版上的图形与硅片上已加工的各层图形套准。将高压银灯G线或I线痛过掩膜版照射硅片上的感光胶，使光刻胶获得与掩膜图形相同的感光图形。将曝光后的硅片浸泡到特定的显影液中，控制时间使光刻胶的曝光部
分被溶解掉。掩膜上的图形就被复制到光刻胶上。在120度-200度的温度下烘干残留在光刻胶中的有机溶液，提高光刻胶和硅片的粘接性及光刻胶的耐腐蚀性。以复制到光刻胶上的图形作为掩膜，下层材料进行腐蚀，图形被复制到下层材料商。最后去除光刻胶。
3、简述双阱CMOS集成电路工艺加工过程？
双阱CMOS工艺主要步骤如下。
1、衬底准备：衬底氧化，生长Si3N4。
2、光刻P阱，形成阶版：在P阱区腐蚀Si3N4，P阱注入。
3、去光刻胶，P阱扩散并牛长SiO2。
4、腐蚀Si3N4，N阱注入并扩散：。
5、有源区衬底氧化：生长Si3N4，有源区光刻和腐蚀，形成有源区版。
6、N管场注入光到：N管场注入。
7、场区氧化：肯源区Si3N4和SiO2腐蚀，栅氧化，沟通掺杂(闭值电压调节注入)。
8、多晶硅淀积、掺杂、光刻和腐蚀，形成多晶硅版。
9、NMOS管光刻和注入硼，形成N+版。
10、PMOS管光刻和注入磷，形成P+版。
11、硅片表面生长SiO2薄膜。
12、接触孔光到，接触孔腐蚀。
13、淀积铝，反刻铝．形成铝连线。
4、MOS晶体管什么类型？
MOS晶体管分为PMOS、NMOS、二极管。
5、版图设计的过程分为那几步？
通常情况下，整个版图设计可分为划分（Partition）、布图规划（Floor-planning）、布局（Placement）、布线（Routing）和压缩（Compaction）。
1、划分：对于一个大的电路系统，其芯片上将会包含上一亿个晶体管，为了降低设计复杂
性，通常把整个电路划分成若干个模块（5-25个左右），将处理问题的规模缩小。划分时要考虑的因素包括模块的大小、模块的数目和模块之间的连线数等。
2、布图规划：布图规划的任务是要为每一个模块和整个芯片选择一个好的布图方案。据模
块包含的器件数估计其面积，再根据该模块和其它模块的连接关系以及上一层模块或芯片的形状估计该模块的形状和相对位置。其优化目标是：电路性能，包括时延，噪声、串扰等，同时考虑P/G、Clock、Bus、Interconnect的可布性。布图规划中的模块为软模
块。由于它比较复杂，常常由设计者手工完成。
3、布局：布局的任务是要确定模块在芯片上的准确位置，其目标是在满足时延要求的前提
下，尽量减小布线拥挤度、连线总长、芯片面积等。布局完成通常分为初始布局和改进布局。一般情况下，在初试布局时用构造方法给出布局问题的初始解；然后，通过迭代改进优化布局的结果。由于布局时还未做实际布线，无法评价布局的质量。如果布线区分配不合理，可能造成布线的失败，使得重新布局。另外，随着深亚微米工艺的发展，作为主要约束条件，在布局阶段还需要估计关键路径的时延。目前实用的布局算法大都属于时延驱动的布局算法。
4、布线：该阶段的首要目标就是百分百地完成模块间的互联，其次是完成布线的前提下进
行优化布线结果。如提高电性能，减少通孔数等。对于布线区非预先设置的布图模式，如积木块和门海模式等，首先要划分和定义布线区域，有时候要对布线区域进行排序。
目前定义多边形布线区域。布线分为：总体布线和详细布线，前者完成合理线网的分配，后者最终确定连线的具体位置。采用两步布线总体上简化布线问题，提供布线成功率。
5、压缩：压缩是布线完成后的优化处理过程，它试图进一步减少芯片的面积，目前常用的
有一维和二维压缩，较为成熟的是一维压缩技术。在压缩过程中必须保证单元相对位置不变、线网连接性不变、版图几何图形间不违反设计规则。
6、设MOS电路中某层的电阻率ρ=1?·cm,该层厚度是1μm,试计算：
（1）有这层材料制作的长度为55μm、宽度为5μm的电阻值
（2）若使用方块电阻的概念，计算该材料的方块电阻值？
答：R=ρ*（L / W*d ）=(ρ/ d )*(L/W )
其中，ρ为电阻率，L，W，和d分别为导体的长，宽和厚度（薄层的厚度）。如果W=L，则R =ρ/ d，称为方块电阻。
R=ρ*（L / W*d ）=(ρ/ d )*(L/W ) = 1?·cm/1 μm* 55μm/5μm = 11*10^4?
R = ρ/ d = 1?·c m/1 μm = 1*10^4?
集成电路设计基础作业题解答
第五次作业 、改正图题所示TTL 电路的错误。 如下图所示： 解答： (a)、B A B A Y ??=?=0，A,B 与非输出接基极，Q 的发射极接地。从逻辑上把Q 管看作单管禁止门便可得到B A Y ?=。逻辑没有错误！ 若按照题干中所示接法，当TTL 与非门输出高电平时，晶体管Q 的发射结要承受高压，必然产生巨大的电流。为了不出现这种情况，可以在基极加一电阻或者在发射极加一二极管。但发射极加二极管后会抬高输出的低电平电压。所以只能在基极加一大电阻，实现分压作用。 另外一种方法是采用题（a ）图中的A 输入单元结构。 & & ≥1 1 1
(b)、要实现由，我们可以使用线与＋得到和B A B A 。但题干中的线与功能不合理。若其中一个为高电平且另外一个为低电平时，高电平输出降会往低电平输出灌电流，从而容易引起逻辑电平混乱。为了消除这一效应，可以在各自的输出加一个二极管。 (c)、电阻不应该接地，应该接高电平 (d)、电阻不应该接VCC ，而应该接低电平 、试分析图题（a ），(b)所示电路的逻辑功能。 解答： 图（a ）中，单元1实现了A 的电平输入，B 是A 的对称单元。 功能单元2实现了A 和B 输入的或逻辑 功能单元4充当了Q8管的泄放网络，同时抬高了Q3,Q4管的输入逻辑电平，另外该单元还将或的结果传递给了Q8管 功能单元3中的Q8管实现了非逻辑，Q6和Q7复合管加强了输出级的驱动能力。 综上所述，（a ）电路实现功能为B A Y +=，即或非的功能 图(b)中，Q1,Q2管依然实现传递输入的功能，Q3,Q4管实现或非的功能 Q6管和Q5管以及R5,R7共同组成的泄放网络实现了电压的传递 Q9管实现了非功能，Q7,Q8管依然是用来驱动负载的。Q9管和Q7,Q8轮流导通 综上所述，（b ）实现的功能为B A B A Y +=+=
西电射频大作业(精心整理)
射频大作业 基于PSpice仿真的振幅调制电路设计数字调制与解调的集成器件学习
目录 题目一：基于PSpice仿真的振幅调制电路设计与性能分析 一、实验设计要求 (3) 二、理论分析 1、问题的分析 (3) 2、差动放大器调幅的设计理论 (4) 2.1、单端输出差动放大器电路 2.2、双端输出差动放大器电路 2.3、单二极管振幅调制电路 2.4、平衡对消二极管调幅电路 三、PSpice仿真的振幅调制电路性能分析 (10) 1、单端输出差动放大器调幅电路设计图及仿真波形 2、双端输出差动放大器调幅电路设计图及仿真波形 3、单二极管振幅调制电路设计图及仿真波形 4、平衡对消二极管调幅电路设计图及仿真波形 四、实验总结 (16) 五、参考文献 题目二数字调制与解调的集成器件学习 一、实验设计要求 (17) 二、概述 (17) 三、引脚功能及组成原理 (18) 四、基本连接电路 (20) 五、参考文献 (21) 六、英文附录 (21)
题目一基于PSpice仿真的振幅调制电路设计 摘要 随着大规模集成电路的广泛发展,电子电路CAD及电子设计自动化（EDA）已成为电路分析和设计中不可缺少的工具。此次振幅调制电路仿真设计基于PSpice，利用其丰富的仿真元器件库和强大的行为建模工具，分别设计了差分对放大器和二极管振幅调制电路，由此对线性时变电路调幅有了更进一步的认识；同时，通过平衡对消技术分别衍生出双端输出的差分对放大器和双回路二极管振幅调制电路，消除了没用的频率分量，从而得到了更好的调幅效果。本文对比研究了单端输出和双端输出的差分对放大器调幅电路及单二极管和双回路二极管调幅电路，通过对比观察时域和频域波形图，可知平衡对消技术可以很好地减小失真。 关键词：PSpice 振幅调制差分对放大器二极管振幅调制电路平衡对消技术 一、实验设计要求 1.1 基本要求 参考教材《射频电路基础》第五章振幅调制与解调中有关差分对放大器调幅和二极管调幅的原理，选择元器件、调制信号和载波参数，完成PSpice电路设计、建模和仿真，实现振幅调制信号的输出和分析。 1.2 实践任务 (1) 选择合适的调制信号和载波的振幅、频率，通过理论计算分析，正确选择晶体管和其它元件；搭建单端输出的差分对放大器，实现载波作为差模输入电压，调制信号控制电流源情况下的振幅调制；调整二者振幅，实现基本无失真的线性时变电路调幅；观察记录电路参数、调制信号、载波和已调波的波形和频谱。 (2) 参考例5.3.1，修改电路为双端输出，对比研究平衡对消技术在该电路中的应用效果。 (3) 选择合适的调制信号和载波的振幅、频率，通过理论计算分析，正确选择二极管和其它元件；搭建单二极管振幅调制电路，实现载波作为大信号，调制信号为小信号情况下的振幅调制；调整二者振幅，实现基本无失真的线性时变电路调幅；观察记录电路参数、调制信号、载波和已调波的波形和频谱。 (4) 参考例5.3.2，修改电路为双回路，对比研究平衡对消技术在该电路中的应用效果。 1.3 写作报告 (1) 按论文形式撰写，包括摘要、正文和参考文献，等等。 (2) 正文包括振幅调制电路的设计原理、理论分析结果、实践任务中各阶段设计的电路、参数、波形和频谱，对观察记录的数据配以图像和表格，同时要有充分的文字做分析和对比，有规律性认识。 (3) 论文结构系统、完备、条理清晰、理论正确、数据翔实、分析完整。 1.4 相关提示 (1) 所有电路和信号参数需要各人自行决定，各人有不同的研究结果，锻炼学生的独立研究和实验分析能力。 (2) 为了提高仿真精度和减小调试难度，可以将调制信号和载波的频率设置得较低。 二、理论分析 1、问题的分析 根据题目的要求，差分对放大器和二极管振幅调制电路目的都是实现基本无
《超大规模集成电路设计》考试习题(含答案)完整版分析
1．集成电路的发展过程经历了哪些发展阶段？划分集成电路的标准是什么？ 集成电路的发展过程: ?小规模集成电路(Small Scale IC，SSI) ?中规模集成电路(Medium Scale IC，MSI) ?大规模集成电路(Large Scale IC，LSI) ?超大规模集成电路(Very Large Scale IC，VLSI) ?特大规模集成电路(Ultra Large Scale IC，ULSI) ?巨大规模集成电路(Gigantic Scale IC，GSI） 划分集成电路规模的标准 2．超大规模集成电路有哪些优点？ 1. 降低生产成本 VLSI减少了体积和重量等,可靠性成万倍提高,功耗成万倍减少. 2.提高工作速度 VLSI内部连线很短,缩短了延迟时间.加工的技术越来越精细.电路工作速度的提高,主要是依靠减少尺寸获得. 3. 降低功耗 芯片内部电路尺寸小,连线短,分布电容小,驱动电路所需的功率下降. 4. 简化逻辑电路 芯片内部电路受干扰小,电路可简化. 5.优越的可靠性 采用VLSI后，元件数目和外部的接触点都大为减少，可靠性得到很大提高。 6.体积小重量轻 7.缩短电子产品的设计和组装周期 一片VLSI组件可以代替大量的元器件,组装工作极大的节省,生产线被压缩,加快了生产速度. 3．简述双阱CMOS工艺制作CMOS反相器的工艺流程过程。 1、形成N阱 2、形成P阱 3、推阱 4、形成场隔离区 5、形成多晶硅栅 6、形成硅化物 7、形成N管源漏区 8、形成P管源漏区 9、形成接触孔10、形成第一层金属11、形成第一层金属12、形成穿通接触孔13、形成第二层金属14、合金15、形成钝化层16、测试、封装，完成集成电路的制造工艺 4．在VLSI设计中，对互连线的要求和可能的互连线材料是什么？ 互连线的要求 低电阻值：产生的电压降最小；信号传输延时最小（RC时间常数最小化） 与器件之间的接触电阻低 长期可靠工作 可能的互连线材料 金属（低电阻率），多晶硅（中等电阻率），高掺杂区的硅(注入或扩散)（中等电阻率）
超大规模集成电路第一次作业2016秋
1.Give a formal or descriptive definition for each of the following terms. （1）、ITRS：International Technology Roadmap for Semiconductor. （2）、Gate-Equivalent：It’s used to measure the basic unit of the complexity of the digital circuit, and based on to complete a circuit function, the number of logic gates are independent of each other.A gate equivalent stands for a unit of measure which allows specifying manufacturing-technology-independent complexity of digital electronic circuit. （3）、Technology Nodes：A Technology Nodes is defined as the ground rules of a process governed by the smallest feature printed in a repetitive array. （4）、Feature size：A single graphic minimal size.The minimum scale in integrated circuit devices.roughly half the length of the smallest transistor. （5）、IC design complexity sources：It contains chip size, power dissipation, heterogeneity, variability and reliability. （6）、Behavioral representation：It represents a design as a black box and describes its outputs in terms of its inputs and times.It indicates no geometrical information or structural information and takes the forms of textual,mathematics,or algorithmic description. （7）、Abstraction hierarchy：Abstraction hierarchies are a human invention designed to assist people in engineering very complex systems by ignoring unnecessary details.A set of interrelated representation levels that allow a system to be represented in varying amounts of detail. （8）、IC design：A design is a set of transformations from one representation of a system to another until a representation that can be fabricated exists.Integrated circuit design involves the creation of electroniccomponents,such as transistors, resistors, capacitors and the metallic interconnect of these components onto a piece of semiconductor, typically silicon. （9）、Synthesis：The process of transforming one representation in the design abstraction hierarchy into another representation. （10）、Refinement：The process of transforming functional representation in the design abstraction hierarchy into geometrical representation.Refinement is a generic
半导体集成电路习题及答案
第1章 集成电路的基本制造工艺 1.6 一般TTL 集成电路与集成运算放大器电路在选择外延层电阻率上有何区别?为什么? 答：集成运算放大器电路的外延层电阻率比一般TTL 集成电路的外延层电阻率高。 第2章 集成电路中的晶体管及其寄生效应 复 习 思 考 题 2.2 利用截锥体电阻公式，计算TTL “与非”门输出管的CS r 2.2 所示。 提示：先求截锥体的高度 up BL epi mc jc epi T x x T T -----= 然后利用公式： b a a b WL T r c -? = /ln 1ρ ， 2 1 2?? =--BL C E BL S C W L R r b a a b WL T r c -? = /ln 3ρ 321C C C CS r r r r ++= 注意：在计算W 、L 时, 应考虑横向扩散。 2.3 伴随一个横向PNP 器件产生两个寄生的PNP 晶体管，试问当横向PNP 器件在4种可能 的偏置情况下，哪一种偏置会使得寄生晶体管的影响最大? 答：当横向PNP 管处于饱和状态时，会使得寄生晶体管的影响最大。 2.8 试设计一个单基极、单发射极和单集电极的输出晶体管，要求其在20mA 的电流负载下 ，OL V ≤0.4V ，请在坐标纸上放大500倍画出其版图。给出设计条件如下： 答： 解题思路 ⑴由0I 、α求有效发射区周长Eeff L ； ⑵由设计条件画图 ①先画发射区引线孔； ②由孔四边各距A D 画出发射区扩散孔； ③由A D 先画出基区扩散孔的三边； ④由B E D -画出基区引线孔； ⑤由A D 画出基区扩散孔的另一边；
⑥由A D 先画出外延岛的三边； ⑦由C B D -画出集电极接触孔； ⑧由A D 画出外延岛的另一边； ⑨由I d 画出隔离槽的四周； ⑩验证所画晶体管的CS r 是否满足V V OL 4.0≤的条件，若不满足，则要对所作 的图进行修正，直至满足V V OL 4.0≤的条件。（CS C OL r I V V 00 ES += 及己知 V V C 05.00ES =） 第3章 集成电路中的无源元件 复 习 思 考 题 3.3 设计一个4k Ω的基区扩散电阻及其版图。 试求： (1) 可取的电阻最小线宽min R W =?你取多少? 答：12μm (2) 粗估一下电阻长度，根据隔离框面积该电阻至少要几个弯头? 答：一个弯头 第4章 晶体管 (TTL)电路 复 习 思 考 题 4.4 某个TTL 与非门的输出低电平测试结果为 OL V =1V 。试问这个器件合格吗?上 机使用时有什么问题? 答：不合格。 4.5 试分析图题4.5所示STTL 电路在导通态和截止态时各节点的电压和电流，假定各管的 β=20, BEF V 和一般NPN 管相同， BCF V =0.55V , CES V =0.4～0.5V , 1 CES V =0.1～0.2V 。 答：（1）导通态（输出为低电平） V V B 1.21= ， V V B 55.12= ，V V B 2.13= ，V V B 5.04= ，V V B 8.05= ，
电子设计自动化大作业
第 1 页 共 4 页 班级 学号 姓名 命题教师 教研室（系）主任审核(签字) …………………………………………装…………………………………订………………………………线……………………………………… 装订线以内不准作任何标记 2012/2013学年第一学期考试题（卷） 课程名称 电子设计自动化 考试性质 考查 试卷类型 A 使用班级 电子0901~03电信0901~02 考试方法 闭卷 人 数 140 题 号 一 二 三 四 五 六 七 八 九 十 总 成 绩 成 绩 一、查阅相关资料，说出常用的EDA 工具软件分为哪几类？并写出每一类常用的软 件名称及其特点。（15分）。 目前常用的EDA 工具软件：multiSIM7（原EWB 的最新版本）、PSPICE 、OrCAD 、 PCAD 、Protel 、Viewlogic 、Mentor 、Graphics 、Synopsys 、LSIIogic 、Cadence 、MicroSim 等等。一般可用于几个方面，例如很多软件都可以进行电路设计与仿真，同进还可以进行PCB 自动布局布线，可输出多种网表文件与第三方软件接口。①SPICE （Simulation Program with Integrated Circuit Emphasis ）：是由美国加州大学推出的电路分析仿真软件，是20世纪80年代世界上应用最广的电路设计软件，1998年被定为美国国家标准。1984年，美国MicroSim 公司推出了基于SPICE 的微机版PSPICE （Personal-SPICE ）。现在用得较多的是PSPICE6.2，可以说在同类产品中，它是功能最为强大的模拟和数字电路混合仿真EDA 软件，在国内普遍使用。最新推出了PSPICE9.1版本。它可以进行各种各样的电路仿真、激励建立、温度与噪声分析、模拟控制、波形输出、数据输出、并在同一窗口内同时显示模拟与数字的仿真结果。无论对哪种器件哪些电路进行仿真，都可以得到精确的仿真结果，并可以自行建立元器件及元器件库。②multiSIM （EWB 的最新版本）软件：是Interactive Image Technologies Ltd 在20世纪末推出的电路仿真软件。其最新版本为multiSIM7，目前普遍使用的是multiSIM2001，相对于其它EDA 软件，它具有更加形象直观的人机交互界面，特别是其仪器仪表库中的各仪器仪表与操作真实实验中的实际仪器仪表完全没有两样，但它对模数电路的混合仿真功能却毫不逊色，几乎能够100%地仿真出真实电路的结果，并且它在仪器仪表库中还提供了万用表、信号发生器、瓦特表、双踪示波器（对于multiSIM7还具有四踪示波器）、波特仪（相当实际中的扫频仪）、字信号发生器、逻辑分析仪、逻辑转换仪、失真度分析仪、频谱分析仪、网络分析仪和电压表及电流表等仪器仪表。还提供了我们日常常见的各种建模精确的元器件，比如电阻、电容、电感、三极管、二极管、继电器、可控硅、数码管等等。模拟集成电路方面有各种运算放大器、其他常用集成电路。数字电路方面有74系列集成电路、4000系列集成电路、等等还支持自制元器件。MultiSIM7还具有I-V 分析仪（相当于真实环境中的晶体管特性图示仪）和Agilent 信号发生器、Agilent 万用表、Agilent 示波器和动态逻辑平笔等。同时它还能进行
超大规模集成电路第四次作业2016秋_段成华
1. Shown below are buffer-chain designs. (1) Calculate the minimum delay of a chain of inverters for the overall effective fan-out of 64/1. Solution ： 由题可知：64=F 根据经验6.3=opt f 为最合适的值，所以6.364===N N F f ，所以24.3=N ，但是级数必须为整数所以取3=N ，又因为1=γ，所以：15)641(3,464303=+?===p p t t f ，所以时最合适4=f 。 (2) Using HSPICE and TSMC 0.18 um CMOS technology model with 1.8 V power supply, design a circuit simulation scheme to verify them with their correspondent parameters of N, f, and t p . Solution: 根据（1）中计算知道三级最合适，所以验证如下： A ）、一级无负载测本征延时代码如下： .title buffer-chain 1 .lib 'C:\synopsys\Hspice_D-2010.03-SP1\tsmc018\mm018.l' TT * set 0.18um library .opt scale=0.1u * set lambda
.options post=2 list .temp 27 .global vdd Vdd vdd gnd 1.8 vin vin 0 0.9 pulse 0 1.8 25n 5p 5p 49.99n 100n $频率为10Mhz Cl vout gnd 0f $Cg1=2.46fF，负载为CL=157.44fF .subckt inv in out wn=3.5 wp=10 t=7.5 mn out in gnd gnd NCH l=2 w=wn ad='wn*t' pd='wn+2*t' as='wn*t' ps='wn+2*t' mp out in vdd vdd PCH l=2 w=wp ad='wp*t' pd='wp+2*t' as='wp*t' ps='wp+2*t' .ends X1 vin vout inv wn=3.5 wp=10 t=7.5 .op .tran 5p 5n .meas tran voutmax max v(vout) from=5p to=5n .meas tran voutmin min v(vout) from=5p to=5n $一级 .meas tran tphl1 +trig v(vin) +val=0.9 +rise=1
集成电路设计练习题
集成电路设计练习题2009 1、说明一个半导体集成电路成本的组成。 2、简述CMOS 工艺流程。简述CMOS 集成电路制造的过程中需要重复进行的工艺步骤。 3、描述你对集成电路工艺的认识。列举几种集成电路典型工艺。工艺上常提到0.25,0.18 指的是什么？简述CMOS 工艺技术的发展趋势。 4、你知道的集成电路设计的表达方式有哪几种？ 5、现有一用户需要一种集成电路产品，要求该产品能够实现如下功能：y=lnx其中，x为4位二进制整数输入信号。y 为二进制小数输出，要求保留两位小数。电源电压为3~5v 假设公司接到该项目后，交由你来负责该产品的设计，试讨论该产品的设计全程。 6、请谈谈对一个系统设计的总体思路。针对这个思路，你觉得应该具备哪些方面的知识？ 7、描述你对集成电路设计流程的认识。 8、集成电路前端设计流程，后端设计流程，相关的工具。 9、从RTL synthesis 到tape out 之间的设计flow ，并列出其中各步使用的tool. 10、简述FPGA 等可编程逻辑器件设计流程。 11、简述半定制数字电路的设计流程。 12、简要说明并比较数字集成电路几种不同的实现方法。 13、什么是集成电路的设计规则。 14、同步电路和异步电路的区别是什么？ 15、画出CMOS 电路的晶体管级电路图，实现Y=AB+C(D+E) 16、在CMOS电路中，要有一个单管作为开关管精确传递模拟低电平，这个单管你会用P管还是N 管，为什么？ 17、硅栅COMS工艺中N阱中做的是P管还是N管，N阱的阱电位的连接有什么要求？ 18、名词解释：VLSI, CMOS, EDA, VHDL, DRC, LVS, DFT, STA
集成电路作业
1、集成电路制造工艺发展水平的衡量指标是什么？ a. 在设计和生产中可达到的最小线宽（或称特征尺寸L）。 b. 所使用的硅晶圆片的直径。 c. DRAM的储存容量。 2、简述电路制造工艺的发展趋势。 a.趋势性的变化越来越明显，速度越来越快。 特征尺寸越来越小，电源电压越来越低，芯片尺寸越来越大，布线层数越来越多，单片上的晶体管数越来越多，I/O引线越来越多，时钟速度越来越快 b.集成电路朝着两个方向发展。 c.从另一个角度来说，进入90年代以来，电子信息类产品的开发明显地出现了两个 特点。 3、简述集成电路产业结构经历的三次重大变革。 第一次变革是以加工制造为主导的初级阶段 a.这一时期半导体制造在IC产业中充当主角。 b.这一时期IC设计和半导体工艺密切相关且主要以人工为主。 第二次变革以Foundry和IC设计公司的崛起为标志 a.集成电路产业的一次大分工。 b.IC产业进入了以客户为导向的阶段。 c.EDA工具的发展，使IC设计工程可以独立于生产工艺。 第三次变革以设计、制造、封装和测试四业分离为标志 a.集成电路产业的又一次大分工。 b.IC产业进入了以竞争为导向的高级阶段。 c.系统设计与IP核设计逐渐开始分工。 4、1个门相当于几个晶体管？以门的数量来划分集成电路有哪些分类？ 1个门相当于4个晶体管，等效于一个二输入与非门 a. 小规模集成电路（SSI：Small Scale Integrated Circuit）>1-10个门，基本的与非和或非逻辑。 b. 中规模集成电路（MSI: Middle Scale Integrated Circuit）>1万门以内，含有计数器和逻辑功能块等电路。 c. 大规模集成电路（LSI：Large Scale Integrated Circuit）>几万门，含有更多更大逻辑功能块，如4位CPU等。 d. 超大规模集成电路（VLSI：Very Large Scale Integrated Circuit）>近十万门，如64位CPU等电路。 e. 特大规模集成电路（ULSI：Ultra Large Scale Integrated Circuit）>几百万门以上，如DSP、CPU等电路。 f. 巨大规模集成电路（GSI：Giga Scale Integrated Circuit）>千万门以上，如SoC等电路。 5、集成电路系统设计需具备哪些要素？ 人才、工具、库和资金。
测控电路大作业(Proteus,ADC0809)
测控电路大作业说明书 专业：学号：姓名： 设计要求：利用传感器输出电压（0~5mv），放大电路，滤波电路，ADC电路，单片机，LED 显示压力值（电压值） 课题的具体要求如下： 1、方案总体设计与论证 2、系统硬件电路设计:简易数字电压表测量电路由A/D转换、数据处理及显示控制等组 成，A/D转换由集成电路0808完成，显示采用四位数码管 3、系统流程图设计，汇编程序编写：包括初始化程序、主程序、显示子程序、模/数转 换测量子程序等 4、调试及性能分析：采用KELL编译器进行源程序编译及仿真测试，同时进行硬件电路 的设计制作，在Proteus软件里进行硬件仿真，最后进行端口电压的对比测试设计思路 根据设计要求，选择AT89C52单片机作为核心控制器件。 A/D转换采用ADC0808实现。与 单片机的接口为P0和P3端口。电压显示采用4位一体的LED数码管 LED数码管的段码输入，由并行端口P1产生；位码输入，由并行端口P2低四位 产生 5' ADC0809对模拟量输入信号进行转换，通过判断EOC（P3.1引脚）来确定转换是否 完成，若EOC为0，则继续等待；若EOC为1，则把OE置位，将转换完成的数据存储到 P1中 电路图：
程序如下：#include
专用集成电路设计大作业
实验一： （1）分频：将八分频更改为二分频和四分频 在源程序中，将#0t_data_in=4'b0000; #3000t_data_in=4'b1000;，分别改为#0t_data_in=4'b0000; #3000t_data_in=4'b1100;和#0t_data_in=4'b0000; #3000t_data_in=4'b1110; 即可得到四分频和二分频图像。 四 分 频
二分频 （2）反序：改变电路使彩灯变成逆时针旋转方式： 源程序改动 将源程序 4'b0000:lamp=16'b0000_0000_0000_0001; 4'b0001:lamp=16'b0000_0000_0000_0010; 4'b0010:lamp=16'b0000_0000_0000_0100; 4'b0011:lamp=16'b0000_0000_0000_1000; 4'b0100:lamp=16'b0000_0000_0001_0000; 4'b0101:lamp=16'b0000_0000_0010_0000; 4'b0110:lamp=16'b0000_0000_0100_0000; 4'b0111:lamp=16'b0000_0000_1000_0000; 4'b1000:lamp=16'b0000_0001_0000_0000; 4'b1001:lamp=16'b0000_0010_0000_0000; 4'b1010:lamp=16'b0000_0100_0000_0000; 4'b1011:lamp=16'b0000_1000_0000_0000; 4'b1100:lamp=16'b0001_0000_0000_0000; 4'b1101:lamp=16'b0010_0000_0000_0000; 4'b1110:lamp=16'b0100_0000_0000_0000; 4'b1111:lamp=16'b1000_0000_0000_0000; default:lamp=16'b0000_0000_0000_0000; 首尾相对应语句依次调换位置，即可得到新的源程序，执行后可观测到新的亮灯顺序为反序。
超大规模集成电路第八次作业2016秋,段成华
Assignment 8 1.Access relevant reference books or technical data books and give accurate definitions for the following timing parameters: (1)design entity, (2)signal driver, (3)transaction, (4)event, (5)time queue,(6)delta delay, (7)simulation time, (8)simulation cycle, (9)inertial time, (10)transport time. (1)design entity: In VHDL a given logic circuit represented as a design entity. A design entity, in return , consists of two different types of description: the interface description and one or more architectural bodies. The interface description declares the entity and describes its inputs and outputs. (2)signal driver: If a process contains one or more signal assignment statement that schedule future values for some signal X, the VHDL simulator creates a single value holder called a signal driver. (3)transaction:A pair consisting of a value and time. The value part represents a future value of the driver; the time part represents the time at which the value part becomes the current value of driver. (4)event: It’s a kind of signal property and presents signal jump. Such as if(clk'event and clk='1). (5)time queue: It’s used to keep some signal transactions in the simulator. Time queue entries are represented as a two-tuple of the form(SN,V), where SN is a signal name and V is the value the signal is scheduled to assume at the scheduled time. Each time queue entry is called a signal transaction. (6)delta delay: A period of time greater than 0, but less than any standard time unit no number of delta delay added together can cause simulation time to advance. (7)simulation time: The elapsed time in standard time units during simulation. (8)simulation cycle: Every time simulation time advances, a simulation cycle occurs, which we now define more formally. The execution of a model consists of an initialization phase followed by the repetitive execution of processes in the process network. Each repetition is said to be a simulation cycle. (9)inertial time: Example: Z <= I after 10ns; The signal propagation will take place if and only if input I persists at a given level for 10ns-the amount of time specified in the after clause. (10)transport time: Z <= transport I after 10ns; All changes on I will propagate to Z, regardless of how long the value of I stays at the new level. 2.Construct VHDL models for 74-139 dual 2-to-4-line decoders using three description types, i.e., behavioral, dataflow and structural descriptions. Synthesize andsimulate these models respectively in the environment of Xilinx ISE with the ModelSim simulator integrated. When simulating these models, test vector(s) are required to stimulate the units under test (UUT). Reasonable test vectors are designed and created by your own as sources added to your VHDL project.
超大规模集成电路发展趋势
超大规模集成电路的设计发展趋势；摘要：随着信息产品市场需求的增长，尤其通过通信、；关键字：超大规模集成电路发展趋势SOCIP复用技；1引言；集成电路是采用半导体制作工艺，在一块较小的单晶硅；2超大规模集成电路发展的概述；集成电路之所以获得如此迅速的发展，与数据处理系统；1.改进性能；在计算机中采用高密度的半导体集成电路是减少信号传；2.降低成本；用Lsl替换 超大规模集成电路的设计发展趋势 摘要：随着信息产品市场需求的增长，尤其通过通信、计算机与互联网、电子商务、数字视听等电子产品的需求增长，世界集成电路市场在其带动下高速增长。本文主要从半导体电子学与计算技术工程方面进行进行的诸多研究成果以及国际集成电路的发展现状和发展趋势反映其在国际上的重要地位。 关键字：超大规模集成电路发展趋势 SOC IP复用技术 1 引言 集成电路是采用半导体制作工艺，在一块较小的单晶硅片上制作许多晶体管及电阻器、电容器等元器件，并按照多层布线或隧道布线的方法将元器件组合成完整的电子电路，通常用IC（Integrated Circuit）表示。近廿多年来，半导体电子学的发展速度是十分惊人的。从分离元件发展为集成电路，从小规模集成电路发展为现代的超大规模集成电路。集成电路的性能差不多提高了3个数量级，而其成本却下降了同样的数量级。 2 超大规模集成电路发展的概述 集成电路之所以获得如此迅速的发展，与数据处理系统日益增长的各种要求是分不开的，也是半导体电子学与计算技术工程方面进行了许多研究工作的结果。这些工作可以概括为:(l)改进性能一尽可能减少信号处理的传递时间。(2)降低成本一从设计、制造、组装、冷却等各方而降低成本。(3)提高可靠性一减少失效率，增加检测与诊断的手段。(4)缩短研制/生产周期一加快从确定研制产品到产品可用之间的时间，使产品保持领先地位。(5)结构上的改进一半导体存储器的进展，推动了计算机体系的发展。 1.改进性能 在计算机中采用高密度的半导体集成电路是减少信号传递时间，提高机器性能的重要环节。因为在普通采用小规模集成电路(551)或中规模集成电路(MSI)的硬件结构中，信号传输与负载引起的延迟，与插件上的门的有效组装密度的平方根成正比，如图(1.1.1)。也就是说，组装延迟与每个门所需的有效面积的平方根成正比。因此将组装延迟减少一半的话，必须提高组装密度4倍。从 ssl/Msl发展为LSI/VLsl标志着芯片上元件的集成度得到了很大的提高。目
集成电路设计基础大作业
集成电路测试技术现状及发展综述 摘要：集成电路在现代电子整机中的应用比重已超过25%，测试是分析集成电路缺陷的最好工具，通过测试可以提高集成电路的成品率。通过分析我国集成电路产业现状，论述我国集成电路的设计验证测试、晶圆测试、芯片测试、封装测试等关键测试环节的技术水平，提出进一步发展我国集成电路测试产业的相关建议。 关键词：集成电路；设计验证；晶圆测试；芯片测试；封装测试；发展策略 Abstract :IC proportion in modern electronic machine in more than 25% , the test is the best tool to analyze integrated circuit defects by testing can improve the yield of integrated circuits by analyzing the status on China's integrated circuit industry , discusses the integration of our country ! design verification testing , wafer testing, chip testing , packaging and testing , and other key aspects of the circuit test skills, make recommendations for further development of China's IC testing industry. 前言：集成电路的开发、生产是当今世界的尖端高科技产业，他在现代电子整机中的应用比重已超过25%，是现代信息产业和信息社会的基础，已成为改造和拉动传统产业迈向数字时代的强大引擎和雄厚基石。集成电路测试的能力和水平是保证集成电路性能、质量的关键手段之一，也是集成电路测试产业的重要标志，因此受到很多国家的高度重视[1]。 1 集成电路测试的分类 1.1 验证性测试 在大生产之前就要进行验证性测试,以确保电路设计的正确性,并对电路所有的功能都要进行测试,同时在测试过程中,还要模拟多个环境反复测试,依次列出电路参数的规范。
传感器大作业
北京邮电大学 传感器大作业 题目：霍尔转速器 姓名：##### 学院：电子工程学院 班级： 学号： 日期：2013年6月10日
一、被测量分析 转速是发动机重要的工作参数之一,也是其它参数计算的重要依据。在工农业生产和工程实践中，经常会遇到各种需要测量转速的场合，例如在发动机、电动机、卷扬机、机床主轴等旋转设备的试验、运转和控制中，常需要测量和显示其转速。要测速，首先要解决的是采样问题。测量转速的方法分为模拟式和数字式两种。模拟式采用测速发电机为检测元件，得到的信号是模拟量。早期直流电动机的控制均以模拟电路为基础，采用运算放大器，非线性集成电路以及少量的数字电路组成，控制系统的硬件部分非常复杂，功能单一，而且系统非常不灵活、调试困难。数字式通常采用光电编码器、圆光栅、霍尔元件等为检测元件，得到的信号是脉冲信号。随着微型计算机的广泛应用，单片机技术的日新月异，特别是高性能价格比的单片机的出现，转速测量普遍采用以单片机为核心的数字式测量方法，使得许多控制功能及算法可以采用软件技术来完成，智能化微电脑代替了一般机械式或模拟式结构，并使系统能达到更高的性能。采用单片机构成控制系统，可以节约人力资源和降低系统成本，从而有效的提高工作效率。 二、霍尔传感器的发展历史及其现状 霍尔传感器是根据霍尔效应制作的一种磁场传感器。霍尔效应是磁电效应的一种，这一现象是霍尔（A.H.Hall，1855—1938）于1879年在研究金属的导电机构时发现的。后来发现半导体、
导电流体等也有这种效应，而半导体的霍尔效应比金属强得多，利用这现象制成的各种霍尔元件，广泛地应用于工业自动化技术、检测技术及信息处理等方面。霍尔效应是研究半导体材料性能的基本方法。通过霍尔效应实验测定的霍尔系数，能够判断半导体材料的导电类型、载流子浓度及载流子迁移率等重要参数。三、传感器设计思路 系统由传感器、信号预处理电路、处理器、显示器和系统软件等部分组成。传感器部分采用霍尔传感器，负责将电机的转速转化为脉冲信号。信号预处理电路包含待测信号放大、波形变换、波形整形电路等部分，其中放大器实现对待测信号的放大,降低对待测信号的幅度要求，实现对小信号的测量；波形变换和波形整形电路实现把正负交变的信号波形变换成可被单片机接受的TTL/CMOS兼容信号。处理器采用STC89C51单片机，显示器采用8位LED数码管动态显示。系统原理框图如图所示： 系统软件主要包括测量初始化模块、信号频率测量模块、浮点数算术运算模块、浮点数到BCD码转换模块、显示模块、按键功能模块、定时器中断服务模块。系统软件框图如图所示：