文档视界 最新最全的文档下载
当前位置:文档视界 › 集成电路设计复习题及解答

集成电路设计复习题及解答

集成电路设计复习题及解答

绪论

1.画出集成电路设计与制造的主要流程框架。2.集成电路分类情况

如何?

1.层次化、结构化设计概念,集成电路设计域和设计层次2.什么

是集成电路设计?集成电路设计流程。

(三个设计步骤:系统功能设计逻辑和电路设计版图设计)3.模拟

电路和数字电路设计各自的特点和流程4.版图验证和检查包括哪些内容?如何实现?

5.版图设计规则的概念,主要内容以及表示方法。为什么需要指定

版图设计规则?6.集成电路设计方法分类?(全定制、半定制、PLD)7.标准单元/门阵列的概念,优点/缺点,设计流程8.PLD设计方法的特点,FPGA/CPLD的概念

9.试述门阵列和标准单元设计方法的概念和它们之间的异同点。10.标准单元库中的单元的主要描述形式有哪些?分别在IC设计的什么

阶段应用?11.集成电路的可测性设计是指什么?

Soc设计复习题

1.什么是SoC?

2.SoC设计的发展趋势及面临的挑战?

3.SoC设计的特点

4.SoC设计与传统的ASIC设计最大的不同是什么?

5.什么是软硬件

协同设计?

6.常用的可测性设计方法有哪些?

7.IP的基本概念和IP分类

8.什么

是可综合RTL代码

9.么是同步电路,什么是异步电路,各有什么特点?10.逻辑综合的

概念。

11.什么是触发器的建立时间(SetupTime),试画图进行说明。12.

什么是触发器的保持时间(HoldTime),试画图进行说明。13.什么是验证,什么是测试,两者有何区别?14.试画图简要说明扫描测试原理。

绪论

1、画出集成电路设计与制造的主要流程框架。

2、集成电路分类情况如何?

双极型PMOS单片集成电路NMOSMOS型CMOS按结构分类BiMOSBiMOS

型BiCMOS厚膜混合集成电路混合集成电路薄膜混合集成电路SSIMSI集成

电路LSI按规模分类VLSIULSIGSI组合逻辑电路数字电路时序逻辑电路线

性电路按功能分类模拟电路非线性电路数字模拟混合电路按应用领域分类1.层次化、结构化设计概念,集成电路设计域和设计层次

分层分级设计和模块化设计.

将一个复杂的集成电路系统的设计问题分解为复杂性较低的设计级别,这个级别可以再分解到复杂性更低的设计级别;这样的分解一直继续

到使最终的设计级别的复杂性足够低,也就是说,能相当容易地由这一级

设计出的单元逐级组织起复杂的系统。从层次和域表示分层分级设计思想域:行为域:集成电路的功能

结构域:集成电路的逻辑和电路组成

物理域:集成电路掩膜版的几何特性和物理特性的具体实现

层次:系统级、算法级、寄存器传输级(也称RTL级)、逻辑级与电路

级2.什么是集成电路设计?集成电路设计流程,

根据电路功能和性能的要求,在正确选择系统配置、电路形式、器件

结构、工艺方案和设计规则的情况下,尽量减小芯片面积,降低设计成本,缩短设计周期,以保证全局优化,设计出满足要求的集成电路。三个设计

步骤:系统功能设计,逻辑和电路设计,版图设计3.模拟电路和数字电

路设计各自的特点和流程

A.数字电路:RTL级描述逻辑综合(Synopy,Ambit)逻辑网表逻辑模拟

与验证,时序分析和优化

难以综合的:人工设计后进行原理图输入,再进行逻辑模拟

电路实现(包括满足电路性能要求的电路结构和元件参数):调用单元

库完成;

没有单元库支持:对各单元进行电路设计,通过电路模拟与分析,预测电路的直流、交流、瞬态等特性,之后再根据模拟结果反复修改器

件参数,直到获得满意的结果。由此可形成用户自己的单元库;

单元库:一组单元电路的集合;

经过优化设计、并通过设计规则检查和反复工艺验证,能正确反映所需的逻辑和电路功能以及性能,适合于工艺制备,可达到最大的成品率。

单元库由厂家(Foundary)提供,也可由用户自行建立B.模拟电路:尚无良好的综合软件

RTL级仿真通过后,根据设计经验进行电路设计原理图输入电路模拟与验证模拟单元库

逻辑和电路设计的输出:网表(元件及其连接关系)或逻辑图、电路图。软件支持:原理图软件、逻辑综合、逻辑模拟、电路模拟、时序分析等软件(EDA软件系统中已集成)。4.集成电路设计方法分类全定制、半定制、PLD

5.标准单元/门阵列的概念,优点/缺点,设计流程

门阵列:(设计流程)

概念:形状和尺寸完全相同的单元排列成阵列,每个单元内部含有若干器件,单元之间留有布线通道,通道宽度和位置固定,并预先完成接触孔和连线以外的芯片加工步骤,形成母片

根据不同的应用,设计出不同的接触孔版和金属连线版,单元内部连线及单元间连线实现所需电路功能

采用母片半定制技术

门阵列方法的设计特点:设计周期短,设计成本低,适合设计适当规模、中等性能、要求设计时间短、数量相对较少的电路

不足:设计灵活性较低;门

利用率低;芯片面积浪费;速度较低;功耗较大。

标准单元:(设计流程)

一种库单元设计方法,属基于单元

的布图方法

需要全套掩膜版:定制方法

概念:从标准单元库中调用事先经

过精心设计的逻辑单元,并排列成行,行间留有可调整的布线通道,

再按功能要求将各内部单元以及输入/输出单元连接起来,形成所需的专

用电路

芯片布局:芯片中心是单元区,输入/输出单元和压焊块在芯片四周,基本单元具有等高不等宽的结

构,布线通道区没有宽度的限制,利于实现优化布线。SC方法特点:需要全套掩膜版,属于定制设计方法

门阵列方法:合适的母片,固定的单元数、压焊块数和通道间距

标准单元方法:可变的单元数、压焊块数、通道间距,布局布线的自

由度增大

较高的芯片利用率和连线布通率

依赖于标准单元库,SC库建立需较长的周期和较高的成本,尤其工

艺更新时

适用于中批量或者小批量但是性能要求较高的芯片设计

6.PLD设计方法的特点,FPGA/CPLD的概念

概念:用户通过生产商提供的通用器件自行进行现场编程和制造,或

者通过对与或矩阵进行掩膜编程,得到所需的专用集成电路

编程方式:现场编程:采用熔断丝、电写入等方法对已制备好的PLD

器件实现编程,不需要微电子工艺,利用相应的开发工具就可完成设计,

有些PLD可多次擦除,易于系统和电路设计。

掩膜编程:通过设计掩膜版图来实现所需的电路功能,但由于可编程

逻辑器件的规则结构,设计及验证比较容易实现。

PLD和FPGA设计方法的特点现场编程:

功能、逻辑设计网表编程文件PLD器件硬件编程器编程软件掩膜编程:PLA版图自动生成系统,可以从网表直接得到掩膜版图设计周期短,设计

效率高,有些可多次擦除,适合新产品开发FPGA与CPLD的区别:

1、CPLDFPGA

内部结构Product-termLook-upTable程序存储内部EEPROMSRAM,

外挂EEPROM资源类型组合电路资源丰富触发器资源丰富集成度低高使用

场合完成控制逻辑能完成比较复杂的算法速度慢快其他资源-EAB,锁相

环保密性可加密一般不能保密

2、FPGA采用SRAM进行功能配置,可重复编程,但系统掉电后,SRAM中的数据丢失。因此,需在FPGA外加EPROM,将配置数据写入其中,系统每次上电自动将数据引入SRAM中。

CPLD器件一般采用EEPROM存储技术,可重复编程,并且系统掉电后,EEPROM中的数据不会丢失,适于数据的保密。

3、FPGA器件含有丰富的触发器资源,易于实现时序逻辑,如果要求

实现较复杂的组合电路则需要几个CLB结合起来实现。

CPLD的与或阵列结构,使其适于实现大规模的组合功能,但触发器资源相对较少。

4、FPGA为细粒度结构,CPLD为粗粒度结构。FPGA内部有丰富连线资源,

CLB分块较小,芯片的利用率较高。

CPLD的宏单元的与或阵列较大,通常不能完全被应用,且宏单元之间主要通过高速数据通道连接,其容量有限,限制了器件的灵活布线,因此CPLD利用率较FPGA器件低。

5、FPGA为非连续式布线,CPLD为连续式布线。FPGA器件在每次编程时实现的逻辑功能一样,但走的路线不同,因此延时不易控制,要求开发软件允许工程师对关键的路线给予限制。CPLD每次布线路径一样,CPLD的连续式互连结构利用具有同样长度的一些金属线实现逻辑单元之间的互连。连续式互连结构消除了分段式互连结构在定时上的差异,并在逻辑单元之间提供快速且具有固定延时的通路。CPLD的延时较小。

7.试述门阵列和标准单元设计方法的概念和它们之间的异同点。

门阵列设计方法:半定制

标准单元设计方法:定制

8.标准单元库中的单元的主要描述形式有哪些?分别在IC设计的什么阶段应用?

标准单元库:标准单元库中的单元是用人工优化设计的,力求达到最小的面积和最好的性能,完成设计规则检查和电学验证

描述电路单元在不同层级的属性的一组数据逻辑符号(L):单元名称与符号、I/O端:用于逻辑图功能描述

电路结构、电学指标拓扑版图(O):拓扑单元名、单元宽度高度、I/O位置及名称掩膜版图(A)

不同设计阶段调用不同描述

9.集成电路的可测性设计是指什么?

可测性设计是在尽可能少地增加附加引线脚和附加电路,并使芯片性能损失最小的情况下,满足电路可控制性和可观察性的要求

可控制:从输入端将芯片内部逻辑电路置于指定状态可观察:直接或间接地从外部观察内部电路的状态

SOC设计复习题

1.什么是SoC?

包括一个或多个计算“引擎”(微处理器/微控制器/数字信号处理器)、至少十万门的逻辑和相当数量的存储器。

2.SoC设计的发展趋势及面临的挑战?

3.SoC设计的特点

一个完整的SoC设计包括系统结构设计(也称为架构设计),软件结构设计和ASIC设计(硬件设计)。(不太确定)

4.SoC设计与传统的ASIC设计最大的不同是什么?

A.SoC设计更需要了解整个系统的应用,定义出合理的芯片架构,使得软硬件配合达到系统最佳工作状态。因而,软硬件协同设计被越来越多地采用。

B.SoC设计是以IP复用或更大的平台复用为基础的。因而,基于IP 复用的设计是硬件实现的特点。

5.什么是软硬件协同设计?

软硬件协同设计指的是软硬件的设计同步进行,在系统的初始阶段,两者就紧密相连。(下面这种描述方法是从百度上来的)软硬件协同设计是指对系统中的软硬件部分使用统一的描述和工具进行集成开发,可完成全系统的设计验证并跨越软硬件界面进行系统优化。

6.常用的可测性设计方法有哪些?

内部扫描测试设计,自动测试矢量生成,存储器内建自测试,边界扫描测试

7.IP的基本概念和IP分类

IP是知识产权的意思,指一种事先定义,经验证可以重复使用的,能完成某些功能的组块,在集成电路行业里,IP通常是指硅知识产权(SiliconIntellectualProperty),即IP核。依设计流程区分:软核、硬核、固核

依差异化程度来区分:基础IP、标准IP、明星IP

8.什么是可综合RTL代码

输入为可综合的RTL代码、约束条件和单元库(即工艺库),输出的是门级网表。(不知道是不是这么回答)

9.什么是同步电路,什么是异步电路,各有什么特点?

同步电路,即电路中的所有受时钟控制的单元,如触发器(FlipFlop)或寄存器(Regiter),全部由一个统一的全局时钟控制。

全异步设计跟同步设计最大的不同就是它的电路中的数据传输可以在

任何时候发生,电路中没有一个全局的或局部的控制时钟。优点同步电路1、在同步设计中,EDA工具可以保证电路系统的时序收敛,有效避免了

电路设计中竞争冒险现象2由于触发器只有在时钟边缘才改变取值,很大

限度地减少了整个电路受毛刺和噪声影响的可能缺点1、时钟偏斜(ClockSkew)2、时钟树综合,需要加入大量的延迟单元,使得电路的面

积和功耗大大增加3、时钟抖动(ClockJitter)

异步电路1、模块化特性突出2、对信号的延迟不敏感3、没有时钟

偏斜问题4、有潜在的高性能特性5、好的电磁兼容性6、具有低功耗的

特性1、设计复杂2、缺少相应的EDA工具的支持3、在大规模集成电路

设计中应避免采用异步电路设计10.逻辑综合的概念。

逻辑综合是指使用EDA工具把由硬件描述语言设计的电路自动转换成

特定工艺下的网表,即从RTL级的HDL描述通过编译与优化产生符合约束

条件的门级网表。

11.什么是触发器的建立时间(SetupTime),试画图进行说明。

指的是时钟信号变化之前数据保持不变的时间

12.什么是触发器的保持时间(HoldTime),试画图进行说明。

指的是时钟信号变化之后数据保持不变的时间

13.什么是验证,什么是测试,两者有何区别?

验证:在设计过程中确认所设计的正确性

通过软件仿真、硬件模拟和形式验证等方法进行在流片之前要做的。

测试:检测芯片是否存在制造或封装过程中产生的缺陷。

采用测试设备进行检查

区别:1、验证的目的是用来检查电路的功能是否正确,对设计负责。

测试的目的则主要是检查芯片制造过程中的缺陷,对器件的质量负责。

2、验证基于事件或时钟驱动。测试则是基于故障模型的。

14.试画图简要说明扫描测试原理。

(完整版)集成电路设计复习题及解答

集成电路设计复习题 绪论 1.画出集成电路设计与制造的主要流程框架。 2.集成电路分类情况如何? 集成电路设计 1.层次化、结构化设计概念,集成电路设计域和设计层次 2.什么是集成电路设计?集成电路设计流程。 (三个设计步骤:系统功能设计逻辑和电路设计版 图设计) 3.模拟电路和数字电路设计各自的特点和流程 4.版图验证和检查包括哪些内容?如何实现? 5.版图设计规则的概念,主要内容以及表示方法。为什么需要指定版图设计规则? 6.集成电路设计方法分类? (全定制、半定制、PLD) 7.标准单元/ 门阵列的概念,优点/缺点,设计流程 8.PLD设计方法的特点,FPGA/CPLD的概念 9.试述门阵列和标准单元设计方法的概念和它们之间的异同点。 10.标准单元库中的单元的主要描述形式有哪些?分别在IC设计的什么阶段应用? 11.集成电路的可测性设计是指什么? Soc设计复习题 1. 什么是SoC? 2. SoC设计的发展趋势及面临的挑战? 3. SoC设计的特点? 4. SoC设计与传统的ASIC设计最大的不同是什么? 5. 什么是软硬件协同设计? 6. 常用的可测性设计方法有哪些? 7. IP 的基本概念和IP分类 8. 什么是可综合RTL代码? 9. 么是同步电路,什么是异步电路,各有什么特点? 10. 逻辑综合的概念。 11. 什么是触发器的建立时间( Setup Time ),试画图进行说明。 12. 什么是触发器的保持时间( Hold Time ),试画图进行说明。 13. 什么是验证,什么是测试,两者有何区别? 14. 试画图简要说明扫描测试原理。

绪论 1、画出集成电路设计与制造的主要流程框架。 2、集成电路分类情况如何? 双极型 数字模拟混合电路按应用领域分类 集成电路设计 1.层次化、结构化设计概念,集成电路设计域和设计层次分层分级设计和模块化设计.将一个复杂的集成电路系统的设计问题分解为复杂性较低的设计级别,集成电路MSI 按规模分 LSI 类VLSI ULSI GSI 数字电 按功能分类模拟电 路组合逻辑电路 路时序逻辑电路 路线性电路 路非线性电路 单片集成 按结构分类 混合集 成 SSI PMOS 电M路OS 型NMOS CMOS B iMOS B iMOS 型 B iCMOS 电 厚路膜混合集 成 电路 薄路膜混合集 成 电路

集成电路设计学习思考题参考答案

集成电路设计学习思考题参考答案 参考答案 一、概念题: 1、微电子学:主要是研究电子或离子在固体材料中的运动规律及应用,并利用它实现信号处理功能的科学,是电子学的分支,其目的是实现电路和系统的集成,这种集成的电路和系统又称为集成电路和集成系统。 2、集成电路:(Integrated Circuit,缩写为IC)是指通过一系列特定的加工工艺,将多个晶体管、二极管等有源器件和电阻、电容器等无源器件,按照一定的电路连接集成在一块半导体单晶片(如硅或GaAs等)或者说陶瓷等基片上,作为一个不可分割的整体执行某一特定功能的电路组件。 3、综合:从设计的高层次向低层次转换的过程,它是在给定了电路应实现的功能和实现此电路的约速条件(如速度、功耗、成本、电路类型等),找到满足上述要求的目标结构的过程。如果是靠人工完成,通常简单地称之为设计;而依靠EDA 工具自动生成,则称之为综合。 4、模拟验证:指对实际系统加以抽象,提取其模型,输入计算机,然后将外部激励信号施加于此模型,通过观察模型在激励信号作用下的反应,判断该系统是否实现预期的功能。 5、计算机辅助测试(CAT)技术:把测试向量作为测试输入激励,利用故障模拟器,计算测试向量的故障覆盖率,并根据获得的故障辞典进行故障定位的技术。 6、图形转换技术:是指将掩膜板上设计好的图形转移到硅片上的技术,包括光刻与刻蚀技术。 7、薄膜制备技术:指通过一定的工序,在衬底表面生产成一层薄膜的技术,此薄膜可以是作为后序加工的选择性的保护膜,作为电绝缘的绝缘膜,器件制作区的外延层,起电气连接作用的金属膜等。 8、掺杂:是指将需要的杂质掺入特定的半导体区域中以达到改变半导体电学性质,形成PN结、电阻、欧姆接触等各种结构的目的。 9、系统功能设计:是最高一级的设计,主要是指根据所设计系统的要求(包括芯片的功能、性能、尺寸、功耗等),进行功能划分和数据流、控制流的设计,完成功能设计。

(整理)集成电路设计习题答案1-5章

CH1 1.按规模划分,集成电路的发展已经经历了哪几代?它的发展遵循了一条业界著名的定律,请 说出是什么定律? 晶体管-分立元件-SSI-MSI-LSI-VLSI-ULSI-GSI-SOC。MOORE定律2.什么是无生产线集成电路设计?列出无生产线集成电路设计的特点和环境。 拥有设计人才和技术,但不拥有生产线。特点:电路设计,工艺制造,封装分立运行。环境: IC产业生产能力剩余,人们需要更多的功能芯 片设计 3.多项目晶圆(MPW)技术的特点是什么?对发展集成电路设计有什么意义? MPW:把几到几十种工艺上兼容的芯片拼装到一个宏芯片上,然后以步行的方式排列到一到多个晶圆上。意义:降低成本。 4.集成电路设计需要哪四个方面的知识? 系统,电路,工具,工艺方面的知识 CH2 1.为什么硅材料在集成电路技术中起着举足轻重的作用 ? 原材料来源丰富,技术成熟,硅基产品价格低 廉 2.GaAs和InP材料各有哪些特点? P10,11 3.怎样的条件下金属与半导体形成欧姆接触?怎样的条件下金属与半导体形成肖特基接触? 接触区半导体重掺杂可实现欧姆接触,金属与掺杂半导体接触形成肖特基接触 4.说出多晶硅在CMOS工艺中的作用。P13 5.列出你知道的异质半导体材料系统。 GaAs/AlGaAs, InP/ InGaAs, Si/SiGe, 6.SOI材料是怎样形成的,有什么特点? SOI绝缘体上硅,可以通过氧隔离或者晶片粘结技术完成。特点:电极与衬底之间寄生电容大大减少,器件速度更快,功率更低 7. 肖特基接触和欧姆型接触各有什么特点? 肖特基接触:阻挡层具有类似PN结的伏安特性。欧姆型接触:载流子可以容易地利用量子遂穿效应相应自由传输。 8. 简述双极型晶体管和MOS晶体管的工作原理。P19,21 CH3 1.写出晶体外延的意义,列出三种外延生长方法,并比较各自的优缺点。 意义:用同质材料形成具有不同掺杂种类及浓 度而具有不同性能的晶体层。外延方法:液态 生长,气相外延生长,金属有机物气相外延生 长 2.写出掩膜在IC制造过程中的作用,比较整版掩膜和单片掩膜的区别,列举三种掩膜的制造方法。P28,29 3.写出光刻的作用,光刻有哪两种曝光方式? 作用:把掩膜上的图形转换成晶圆上的器件结构。曝光方式有接触与非接触两种。 4.X射线制版和直接电子束直写技术替代光刻技术有什么优缺点? X 射线(X-ray)具有比可见光短得多的波长,可用来制作更高分辨率的掩膜版。电子束扫描法,,由于高速电子的波长很短,分辨率很高 5.说出半导体工艺中掺杂的作用,举出两种掺杂方法,并比较其优缺点。 热扩散掺杂和离子注入法。与热扩散相比,离子注入法的优点如下:1.掺杂的过程可通过调整杂质剂量与能量来精确控制杂质分布。2.可进行小剂量的掺杂。3.可进行极小深度的掺杂。4.较低的工业温度,故光刻胶可用作掩膜。5.可供掺杂的离子种类较多,离子注入法也可用于制作隔离岛。缺点:价格昂贵,大剂量注入时,半导体晶格会遭到严重破坏且难以恢复 6.列出干法和湿法氧化法形成SiO2的化学反应式。 干氧 2 2 S i O O Si→ +湿氧 2 2 2 2 2H S i O O H Si+ → + CH4 1.Si工艺和GaAs工艺都有哪些晶体管结构和电路形式?见表4.1 2.比较CMOS工艺和GaAs工艺的特点。 CMOS工艺技术成熟,功耗低。GaAs工艺技术不成熟,工作频率高。 3.什么是MOS工艺的特征尺寸? 工艺可以实现的平面结构的最小宽度,通常指 最小栅长。 4.为什么硅栅工艺取代铝栅工艺成为CMOS工艺

半导体集成电路习题及答案

第1章 集成电路的基本制造工艺 1.6 一般TTL 集成电路与集成运算放大器电路在选择外延层电阻率上有何区别?为什么? 答:集成运算放大器电路的外延层电阻率比一般TTL 集成电路的外延层电阻率高。 第2章 集成电路中的晶体管及其寄生效应 复 习 思 考 题 2.2 利用截锥体电阻公式,计算TTL “与非”门输出管的CS r ,其图形如图题2.2 所示。 提示:先求截锥体的高度 up BL epi mc jc epi T x x T T -----= 然后利用公式: b a a b WL T r c -?= /ln 1ρ , 2 12? ? =--BL C E BL S C W L R r b a a b WL T r c -? = /ln 3ρ 321C C C CS r r r r ++= 注意:在计算W 、L 时, 应考虑横向扩散。 2.3 伴随一个横向PNP 器件产生两个寄生的PNP 晶体管,试问当横向PNP 器件在4种可能的偏置情况下,哪一种偏置会使得寄生晶体管的影响最大? 答:当横向PNP 管处于饱和状态时,会使得寄生晶体管的影响最大。 2.8 试设计一个单基极、单发射极和单集电极的输出晶体管,要求其在20mA 的电流负载下 ,OL V ≤0.4V ,请在坐标纸上放大500倍画出其版图。给出设计条件如下: 答: 解题思路 ?由0I 、α求有效发射区周长Eeff L ; ?由设计条件画图 ①先画发射区引线孔; ②由孔四边各距A D 画出发射区扩散孔; ③由A D 先画出基区扩散孔的三边; ④由B E D -画出基区引线孔; ⑤由A D 画出基区扩散孔的另一边;

(整理)集成电路设计基础作业题解答(1~4)

第一次作业: 1、 为什么PN 结会有单向导电性? 答PN 结是由P 型半导体和N 型半导体结合在一起形成的。P 型半导体多子是空穴,N 型半导体多子是电子。当形成PN 结后由于载流子的浓度差,电子会向P 型侧扩散,空穴会向N 型侧扩散。随着扩散的进行,会在接触处形成一定厚度的空间电荷区,电荷区中的正负离化中心形成内建电场。随着空间耗尽区的扩展和内建电场的增强,电场作用下的漂移得到加强,扩散随之减弱,最后漂移电流和扩散电流达到平衡。若给PN 结两端加上正电压,外加电场将会削弱内建电场从而加强扩散削弱漂移,此时扩散电流电流大于漂移电流从而形成正向导通电流。当PN 结加上反向偏压后,外加电场和内建电场同向,此时扩散进一步收到抑制,漂移得到加强。但漂移的少数载流子非常少,所以没能形成大的反向导通电流。这就是PN 结的单向导电性。 2、 为什么半导体掺杂后导电能力大大增强 答:本征半导体在常温情况下由于热激发产生的空穴电子对浓度大约在1010量级。而在常温下本征半导体的导电能力非常弱。当掺入B 或P 等杂质后,在常温下的掺杂杂质基本全部离化,杂质的离化而会在价带或导带产生大量的能做共有化运动的空穴或电子。在杂质没有补偿的情况下,载流子浓度近似等于杂质浓度,半导体掺杂后n,p 大大增加。根据电导率σ=nq μ(n)+pqμ(p)可知,掺杂半导体的电导率大大增加,即导电能力明显增强。 3、 为什么晶体管有放大作用? 答:我们定义晶体管集电极电流和基极电流的比值为晶体管放大倍数。只有当晶体管处于放大状态时才具有线性放大能力。当BE 结正偏,BC 结反偏时管子处于放大状态。因为发射极高掺杂,在BE 正向导通时,发射极的大量电子(以NPN 管为例)扩散到基区。基区空穴扩散到发射极,而基区浓度远比发射极来得低,所以电子扩散电流占主要部分。因为基区很薄且载流子寿命很长,到达基区的电子只有一小部分和基区注入得空穴复合,绝大部分要在反偏的集电结内建电场作用下而漂移到集电极。所以集电极电流与基极电流的比值比较大,即放大倍数比较大。 第二次作业 1.3、题目略 解答: (1)①由图可知 2227006045um um W L S B B B =?=?= 23900)255.122()2565(um W L S BL BL BL =-?-=?= 21330014095um S I ==内? 2240010401501015um W L S um W L S C C C E E E ======孔孔孔孔孔孔???? ②由图可知 um D um D B B B E 5.22D 10um 15I -C ==--=孔um D um D um D C B I B B E 5.171515==孔孔---=

篇章习题解答浙大版集成电路课后答案

第四章功率变换电路 题3.4.1一双电源互补对称电路如图题3.4.1所示,设已知V CC =12V ,R L =16Ω,v I 为正弦波。求:(1)在三极管的饱和压降V CES 可以忽略不计的条件下,负载上可能得到的最大输出功率Pom=?;(2)每个管子允许的管耗P Cm 至少应为多少?(3)每个管子的耐压|V (BR)CEO |应大于多少? 图题3.4.1 解:(1)负载上可能得到的最大输出电压幅度V om =12V (W 5.416 212222= ?==L om om R V P ) (2)(W)9.02.0(max)==om CM p P ∴CM P ≥0.9W (3)CEO BR V )(≥24V 题3.4.2在图题3.4.2所示的OTL 功放电路中,设R L =8Ω,管子的饱和压降|VCES |可以忽略不计。若要求最大不失真输出功率(不考虑交越失真)为9W ,则电源电压V CC 至少应为多大?(已知v i 为正弦电压。) 图题3.4.2 解:W 98 2)21 (2)21(2 2(max)=?==CC L CC om V R V P V CC =24(V) ∴电源电压V CC 至少24V 题3.4.3OTL 放大电路如图题3.4.3所示,设T 1、T 2特性完全对称,v i 为正弦电压,V CC =10V ,R L =16Ω。试回答下列问题: (1)静态时,电容C 2两端的电压应是多少?调整哪个电阻能满足这一要求? (2)动态时,若输出电压波形出现交越失真,应调整哪个电阻?如何调整?

(3)若R 1=R 3=1.2k Ω,T 1、T 2管的β=50,|V BE |=0.7V,Pcm=200mW,假设D 1、D 2、R 2中任意 一个开路,将会产生什么后果? 图题3.4.3 解:(1)静态时,电容C 2两端的电压应为5V 。调整R 1、R 3,可调整上、下两部分电路的对称性,从而使C 2两端电压为5V 。 (2)若出现交越失真,应调大R 2,使b 1b 2间电压增大,提供较大的静态电流。 (3)若D 1、D 2、R 2中任意一个开路,则(mA)58.3221 21=-= =R V V I I BE CC B B I C1=I C2=βI B1=179(mA) P C =I C1·V CE =I C1·5V=895(mW)>Pcm,∴功率管会烧坏。 题3.4.4在图题3.4.3电路中,已知V CC =35V,R L =35Ω,流过负载的电流i L=0.45cos ωt(A)。求:(1)负载R L 所能得到的信号功率P O ;(2)电源供给的功率P E ;(3)两个管子的总管耗P T 。 解:(1)(W)54.3)2 (2≈=L Lm o R i P (2)= ω?π =? ππ-22 21 t d i V P L CC E ? ππ-ωω?π 22 cos 45.021 t td V CC = (W)5245.021 ≈???π CC V (3)(W)46.1≈-=o E T P P P 题3.4.5乙类OTL 功放级电路如图题3.4.5所示,电源电压V CC =30V ,负载电阻R L =8Ω。 (1)试问驱动管T 的静态电压V CEQ 和静态电流I CQ 应设计为何值? (2)设功放管T 1、T 2的最小管压降|V CES |约为3V ,试估算最大不失真输出功率P Om 和输

1+X集成电路理论知识复习题库含答案

1+X集成电路理论知识复习题库含答案 1、组装电子产品有很高的技术要求,包括严格的安装顺序如()。 A、先低后高 B、先易后难 C、先重后轻 D、先一般元器件后特殊元器件 答案:ABD 2、电镀工序中在进行清洗后会进行干燥处理,一般采用()或()的方式。 A、悬挂晾干 B、气泵吹干 C、挤压速干 D、高速甩干 答案:BD 略 3、在集成电路制造工艺中,测量二氧化硅膜厚度的方法有()。 A、比色法 B、光干涉法 C、椭圆偏振法 D、四探针法 答案:ABC 4、运放组件的整体布局的一般按照以下顺序()。 A、按照具体电路的对称性要求以及电路结构,将电路中的具体晶体管按 照电路中的相对位置对称排布 B、按照具体电路设计的文件,确定每个支路通过的最大工作电流 C、按照每个支路的最大工作电流对应的导线宽度增加一定的裕量,确保 电路的性能 D、根据具体电路的要求,确定电路中的输入输出引线,确定其与电源和 地在整体布局中的位置 答案:ABCD 5、切割机显示区可以进行()、()等操作。 A、给其他操作人员发送消息 B、设置参数 C、切割道对位 D、操作过程中做笔记 答案:BC

略 6、电镀的主要目的是增强暴露在塑封体外面的引线的()和()。 A、防水性 B、抗氧化性 C、抗腐蚀性 D、耐高温能力 E、美观性 答案:BC 略 7、属于湿法刻蚀的优点的是()。 A、各向同性 B、各向异性 C、提高刻蚀的选择比 D、不产生衬底损伤 答案:CD 湿法刻蚀可以控制刻蚀液的化学成分,使得刻蚀液对特定薄膜材料的刻蚀 速率远大于其他材料的刻蚀速率,从而提高刻蚀的选择比,同时也不产生衬底 损伤。湿法刻蚀的效果是各向同性的,这导致刻蚀后的线宽难以控制,是湿法 刻蚀的缺点。 8、防静电铝箔袋的作用是()。 A、防静电 B、防电磁干扰 C、防潮 D、防水 答案:ABCD 防静电铝箔袋具有防静电、防电磁干扰、防潮三大功能,具有良好的防水、阻氧、避光等特点,可以最大程度地保护静电敏感元器件免受潜在静电危害。 9、在进入集成电路制造车间前注意着装规范,其目的是为了防止人体、衣物等产生()和()对芯片造成损害。 A、灰尘 B、潮气 C、热量 D、静电 答案:AD

集成电路版图设计习题答案第四章电阻

第4章电阻 【习题答案】 1.请解释方块电阻及其使用方块电阻的意义。 答:电阻的阻值可以用方块电阻乘以方块数得到,其中方块电阻与工艺有关,可通过查工艺手册或设计手册得到。长和宽相等的电阻包含一个方块,其电阻值为一个方块电阻;长是宽两倍的电阻包含两个方块,其电阻值为两个方块电阻。方块电阻也称为薄层电阻。对于相同的集成电路工艺,同一材料的方块电阻是相同的。有了方块电阻的概念,我们就不必再考虑材料的厚度了,只需关心材料的长度和宽度就可以了。由于版图设计是利用平面作图方法,因此只考虑长和宽对于电阻的版图设计是非常方便的。 2.集成电路中的电阻主要包括(有源电阻)和(无源电阻)。 3.集成电路中的无源电阻主要包括(多晶硅电阻)、(阱电阻)、(有源区电阻)和(金属电阻)。 4.集成电路中电阻的设计依据主要考虑(误差控制)和(电流密度)两方面。 5. 请解释集成电路中电阻的设计依据。 答:电阻的设计依据主要包括两个方面:误差控制和电流密度。 电阻的误差分析:由于制造工艺误差会导致电阻发生变化,而且总电阻应包括体区电阻、头区电阻和接触电阻。由于芯片制造厂商能够很好地控制体电阻,而对于头区电阻和接触区电阻的控制却并不理想,因此我们希望,对于一个电阻,体电阻应该在总电阻中起到支配作用,即总电阻应远大于头区电阻和接触电阻。如果一个电阻体材料的长度接近甚至小于头区材料长度和接触区长度,那么将很难控制该电阻的阻值。关于电阻尺寸的经验法则为:体区材料的长度至少应为光刻和刻蚀工艺误差的100倍,宽度至少应该为光刻和刻蚀工艺的50倍。如果需要进一步提高精度,那么长和宽还应该增加,因为线宽控制是不变的,长和宽的增加会提高精度。 电流密度也是电阻设计的一个重要依据。在这里,电流密度指的是电阻中能够安全可靠通过的电流。当电阻通过低于电流密度的电流时,电阻能够长期稳定地工作。在集成电路中电阻的电流密度是比较保守的,可靠性系数通常要达到数万个小时。有关电流密度的经验法则为:每微米宽度电阻的电流密度为0.5mA。通常在集成电路的工艺手册中会提供每种材料的电流密度,不同材料的电流密度略有不同。如果已知电阻材料的电流密度,就可以利用计算所需的电阻材料的宽度,保证电阻始终工作在电流密度下,对于电阻的设计非常重要。 6. 请比较多晶硅电阻和有源区电阻。

半导体集成电路考试题目与参考答案

第一部分考试试题 第0章绪论 1.什么叫半导体集成电路? 2.按照半导体集成电路的集成度来分,分为哪些类型,请同时写出它们对应的英文缩写? 3.按照器件类型分,半导体集成电路分为哪几类? 4.按电路功能或信号类型分,半导体集成电路分为哪几类? 5.什么是特征尺寸?它对集成电路工艺有何影响? 6.名词解释:集成度、wafer size、die size、摩尔定律? 第1章集成电路的基本制造工艺 1.四层三结的结构的双极型晶体管中隐埋层的作用? 2.在制作晶体管的时候,衬底材料电阻率的选取对器件有何影响?。 3.简单叙述一下pn结隔离的NPN晶体管的光刻步骤? 4.简述硅栅p阱CMOS的光刻步骤? 5.以p阱CMOS工艺为基础的BiCMOS的有哪些不足? 6.以N阱CMOS工艺为基础的BiCMOS的有哪些优缺点?并请提出改进方法。 7. 请画出NPN晶体管的版图,并且标注各层掺杂区域类型。 8.请画出CMOS反相器的版图,并标注各层掺杂类型和输入输出端子。 第2章集成电路中的晶体管及其寄生效应 1.简述集成双极晶体管的有源寄生效应在其各工作区能否忽略?。 2.什么是集成双极晶体管的无源寄生效应? 3. 什么是MOS晶体管的有源寄生效应? 4. 什么是MOS晶体管的闩锁效应,其对晶体管有什么影响? 5. 消除“Latch-up”效应的方法? 6.如何解决MOS器件的场区寄生MOSFET效应? 7. 如何解决MOS器件中的寄生双极晶体管效应? 第3章集成电路中的无源元件 1.双极性集成电路中最常用的电阻器和MOS集成电路中常用的电阻都有哪些? 2.集成电路中常用的电容有哪些。 3. 为什么基区薄层电阻需要修正。 4. 为什么新的工艺中要用铜布线取代铝布线。 5. 运用基区扩散电阻,设计一个方块电阻200欧,阻值为1K的电阻,已知耗散功率为20W/c㎡,该电阻上的压降为5V,设计此电阻。 第4章TTL电路 1.名词解释

《超大规模集成电路设计》考试习题(含答案)完整版

1.集成电路的发展过程经历了哪些发展阶段?划分集成电路的标准是什么? 集成电路的发展过程: •小规模集成电路(Small Scale IC,SSI) •中规模集成电路(Medium Scale IC,MSI) •大规模集成电路(Large Scale IC,LSI) •超大规模集成电路(Very Large Scale IC,VLSI) •特大规模集成电路(Ultra Large Scale IC,ULSI) •巨大规模集成电路(Gigantic Scale IC,GSI) 划分集成电路规模的标准 2.超大规模集成电路有哪些优点? 1. 降低生产成本 VLSI减少了体积和重量等,可靠性成万倍提高,功耗成万倍减少. 2.提高工作速度 VLSI内部连线很短,缩短了延迟时间.加工的技术越来越精细.电路工作速度的提高,主要是依靠减少尺寸获得. 3. 降低功耗 芯片内部电路尺寸小,连线短,分布电容小,驱动电路所需的功率下降. 4. 简化逻辑电路 芯片内部电路受干扰小,电路可简化. 5.优越的可靠性 采用VLSI后,元件数目和外部的接触点都大为减少,可靠性得到很大提高。 6.体积小重量轻 7.缩短电子产品的设计和组装周期 一片VLSI组件可以代替大量的元器件,组装工作极大的节省,生产线被压缩,加快了生产速度. 3.简述双阱CMOS工艺制作CMOS反相器的工艺流程过程。 1、形成N阱 2、形成P阱 3、推阱 4、形成场隔离区 5、形成多晶硅栅 6、形成硅化物 7、形成N管源漏区 8、形成P管源漏区 9、形成接触孔10、形成第一层金属11、形成第一层金属12、形成穿通接触孔13、形成第二层金属14、合金15、形成钝化层16、测试、封装,完成集成电路的制造工艺 4.在VLSI设计中,对互连线的要求和可能的互连线材料是什么? 互连线的要求 低电阻值:产生的电压降最小;信号传输延时最小(RC时间常数最小化) 与器件之间的接触电阻低 长期可靠工作 可能的互连线材料 金属(低电阻率),多晶硅(中等电阻率),高掺杂区的硅(注入或扩散)(中等电阻率)

半导体集成电路习题及答案

第1章 集成电路的基本制造工艺 一般TTL 集成电路与集成运算放大器电路在选择外延层电阻率上有何区别?为什么? 答:集成运算放大器电路的外延层电阻率比一般TTL 集成电路的外延层电阻率高。 第2章 集成电路中的晶体管及其寄生效应 复 习 思 考 题 利用截锥体电阻公式,计算TTL “与非”门输出管的CS r ,其图形如图题 所示。 提示:先求截锥体的高度 up BL epi mc jc epi T x x T T -----= 然后利用公式: b a a b WL T r c -• = /ln 1ρ , 2 1 2•• =--BL C E BL S C W L R r b a a b WL T r c -• = /ln 3ρ 321C C C CS r r r r ++= 注意:在计算W 、L 时, 应考虑横向扩散。 伴随一个横向PNP 器件产生两个寄生的PNP 晶体管,试问当横向PNP 器件在4种可能的偏置情况下,哪一种偏置会使得寄生晶体管的影响最大? 答:当横向PNP 管处于饱和状态时,会使得寄生晶体管的影响最大。 试设计一个单基极、单发射极和单集电极的输出晶体管,要求其在20mA 的电流负载下 ,OL V ≤0.4V ,请在坐标纸上放大500倍画出其版图。给出设计条件如下: 答: 解题思路 ⑴由0I 、α求有效发射区周长Eeff L ; ⑵由设计条件画图 ①先画发射区引线孔; ②由孔四边各距A D 画出发射区扩散孔; ③由A D 先画出基区扩散孔的三边; ④由B E D -画出基区引线孔; ⑤由A D 画出基区扩散孔的另一边;

⑥由A D 先画出外延岛的三边; ⑦由C B D -画出集电极接触孔; ⑧由A D 画出外延岛的另一边; ⑨由I d 画出隔离槽的四周; ⑩验证所画晶体管的CS r 是否满足V V OL 4.0≤的条件,若不满足,则要对所作 的图进行修正,直至满足V V OL 4.0≤的条件。(CS C OL r I V V 00 ES += 及己知 V V C 05.00ES =) 第3章 集成电路中的无源元件 复 习 思 考 题 设计一个4k Ω的基区扩散电阻及其版图。 试求: (1) 可取的电阻最小线宽min R W =?你取多少? 答:12μm (2) 粗估一下电阻长度,根据隔离框面积该电阻至少要几个弯头? 答:一个弯头 第4章 晶体管晶体管逻辑(TTL)电路 复 习 思 考 题 某个TTL 与非门的输出低电平测试结果为 OL V =1V 。试问这个器件合格吗?上 机使用时有什么问题? 答:不合格。 试分析图题4.5所示STTL 电路在导通态和截止态时各节点的电压和电流,假定各管的 β=20, BEF V 和一般NPN 管相同, BCF V =0.55V , CES V =0.4~0.5V , 1 CES V =0.1~0.2V 。 答:(1)导通态(输出为低电平) V V B 1.21= , V V B 55.12= ,V V B 2.13= ,V V B 5.04= ,V V B 8.05= ,

集成电路真题考研答案解析

集成电路真题考研答案解析 近年来,随着科技的高速发展和应用领域的不断拓宽,集成电路技术作为现代电子技术的核心和基石,受到了越来越多人的关注和重视。为了进一步提高集成电路领域的人才培养质量,国内的高校纷纷设置了相关专业,并通过考研选拔出更多优秀的学子。作为考研的一大主要科目之一,集成电路真题考研解析对考生来说是非常重要的。本文将就一部分真题进行解析和讨论,帮助考生更好地备考。 1. 题目一:下面关于CMOS反相器的说法中,错误的是: A. N沟道MOS管的沟道形成与感应形成不同 B. CMOS反相器的输入具有很高的阻抗 C. NMOS管通态时通道电阻很高 D. 缺点是输入电容大,延迟时间较长 解析:正确答案是C。CMOS反相器是由NMOS管和PMOS管组成的,且NMOS管通态时的通道电阻较低,PMOS管通态时的通道电阻也较低。选项A和B正确,N沟道MOS管的沟道形成与感应形成是不同的,CMOS 反相器的输入具有很高的阻抗,这是CMOS电路的优点之一。选项D也正确,CMOS反相器的缺点之一是输入电容大,延迟时间较长。 2. 题目二:下列有关动态电流供应电压电源的说法,正确的是: A. 也称为稳压电源

B. 具有电源效应 C. 更加稳定 D. 电压波动小于静态电流供应电源 解析:正确答案是B。动态电流供应电压电源是一种新型的电源技术,在集成电路设计中得到了广泛应用。选项A不正确,动态电流供应电压电源并不等同于稳压电源。选项C也不准确,动态电流供应电压电源的稳定性取决于其设计和控制策略。选项D也不正确,动态电流供应电压电源的电压波动可能比静态电流供应电源更大。 3. 题目三:下面哪个不属于集成电路的存储器? A. RAM B. ROM C. Flash D. FPGA 解析:正确答案是D。FPGA(Field Programmable Gate Array)不属于集成电路的存储器,它是一种可编程逻辑器件。选项A、B、C 分别是常见的集成电路存储器类型,即随机访问存储器(RAM)、只读存储器(ROM)和闪存(Flash)。 4. 题目四:下面哪个工艺不属于MOS工艺? A. NMOS工艺

A集成电路设计期末考试试题

集成电路设计期末考试试题( A )卷参考答案 一、填空题(每空一分,共20分) 1. 2 1 2. Q=CV GE 3. 衬底掺杂浓度 4. 体效应 5. 沟道中载流子的迁移率阈值电压V T随温度的变化 6. MOS管的栅宽偏置电流 7. 1/A2 1/A2 8. 温度垂直电场水平电场9. 互连线电阻电容电感传输线 10. CXXXXXXX N+ N- V ALUE<IC=INCOND> 二、简答题(每题10分,共60分) 1.答:A当沟道长度L减小时阈值电压降低,而沟道宽度W变窄时引起阈值电压提高; B随着Vds的增加,在漏区的耗尽层宽度会有所增加,导致阈值电压提高。 C 实际栅长有一部分覆盖在氧化层上,氧化层下面会引起耗尽电荷,栅电压要加的 较大才能使沟道反型。 D 栅电压增加时,表面迁移率会下降 E 当Vds增大时,MOS管的漏端沟道被夹断并进入饱和区,Vds进一步增大,使沟 道的有效长度减小 2. 答:A源漏扩散电阻,在金属栅与硅栅技术的CMOS 工艺中,与漏源区同时制成,,方块电阻为20-100欧,不宜制作大电阻,误差为±20%,不能制作精密电阻。 B P/N阱扩散电阻,该结构电阻值较大,为1000-5000欧,面积也大,误差为±40%。 C 注入电阻。由于离子注入精度可以控制掺杂浓度和注入深度,且横向扩散小,方块电阻为50-1000欧,可以制作大电阻而不占用大面积 D 多晶硅电阻。方块电阻为30-200欧,,难以制作精密电阻 E薄膜电阻,该电阻的线性度好。 3. 答: 4答:SPICE软件包含三个内建MOS场效应管模型: ①1级模型通过电流—电压的平方律特性描述,考虑了衬底调制效应和沟道长度调制 效应。 ②2级模型是一个详尽解析的MOSFET模型。考虑了沟道电压的影响,对基本方程

集成电路设计基础期末考试复习题

全部复习题均可在教材上找到参考答案!!! 1.摩尔定律的内容:单位面积芯片上所能容纳的器件数量,每12-18个月翻一番。 2.摩尔定律得以保持的途径:特征尺寸不断缩小、增大芯片面积及单元结构的改良。 3.图形的加工是通过光刻和刻蚀工艺完成的。 4.在场区中,防止出现寄生沟道的措施:足够厚的场氧化层、场区注硼、合理的版图。 5.形成SOI材料的三种主要技术:注氧隔离技术、键合减薄技术、智能剥离技术。 6.实际的多路器和逆多路器中输入和输出一般是多位信息,如果对m个n位数据进行选 择,则需要n位m选一多路器。 7.在氧化层上形成所需要的图形的步骤:甩胶、曝光、显影、刻蚀、去胶。 8.版图设计规则可以用两种形式给出:微米规则和λ规则。 9.常规CMOS结构的闩锁效应严重地影响电路的可靠性,解决闩锁效应最有效的方法是 开发多晶硅技术。 10.要实现四选一多路器,应该用2位二进制变量组成4个控制信号,控制4个数据的选 择。 11.摩尔分析了集成电路迅速发展的原因,他指出集成度的提高主要是三方面的奉献:特 征尺寸不断缩小、芯片面积不断增大、器件和电路结构的不断改良。 12.缩小特征尺寸的目的:使集成电路继续遵循摩尔定律提高集成密度;提高集成度可以 使电子设备体积更小、速度更高、功耗更低;降低单位功能电路的成本,提高产品的性能/价格比,使产品更具竞争力。 13.N阱CMOS主要工艺步骤:衬底硅片的选择→制作n阱→场区氧化→制作硅栅→形成 源、漏区→形成金属互连线。 14.解决双极型晶体管纵向按比例缩小问题的最正确方案之一,就是采用多晶硅发射极结 构,防止发射区离子注入对硅外表的损伤。 15.n输入与非门设计考虑,根据直流特性设计:Kr=KN/KP=n3/2;根据瞬态特性设计: Kr=KN/KP=n。n输入或非门设计考虑,根据直流特性设计:Kr=KN/KP=n-3/2;根据瞬态特性设计:Kr= Kr=KN/KP=1/n. 16.CE等比例缩小定律要求器件的所有几何尺寸,包括横向和纵向尺寸,都缩小k倍;衬 底掺杂浓度增大K倍;电源电压下降K倍。CV等比例缩小定律要求器件的所有几何尺寸都缩小K倍;电源电压保持不变;衬底掺杂浓度增大αK倍,以便使内部的耗尽层宽度和外部尺寸一起缩小。QCE等比例缩小定律要求器件尺寸K倍缩小,电源电压减小α/K倍〔1<α<K〕,衬底掺杂浓度增大αK倍,使耗尽层宽度和器件尺寸一样缩小。 17.正胶在曝光时被光照的光刻胶发生分解反应,在显影时很容易被去掉。 18.先进的双极晶体管结构的三个基本特征:自对准工艺、多晶硅发射极技术和深槽隔离 技术。 19.存储器的总体结构包括:存储单元阵列、译码器、输入/输出缓冲器、时钟和控制电路。 20.要使电路正常工作,时钟信号为低电平的时间必须大于电路的上升时间。 21.制作硅栅具体步骤:生长缓冲层、沟道区注入、离子注入、CVD工艺淀积多晶硅、多 晶硅掺杂、光刻和刻蚀形成多晶硅栅的图形。 22.BiCMOS技术的特点? 23.MOS存储器主要分为哪两大类? 随机存取存储器RAM的可分为:动态随机存取存储

2010级硕士模拟集成电路分析与设计期末复习题-解答

2010级研究生《模拟集成电路分析与设计》复习自己的解答 一、Questions : 1.What is the problem of simple differential circuit? How to solve this problem? Answer: If V in, CM is low output will be clipped. Solve method: use differential pair. 2.Describe advantages and drawbacks of differential signals comparing with single-ended signal. Answer: Advantages: Higher immunity to environment noise(对环境噪声更具抗干扰能力); Reduce coupled noise in transmission line(减少相邻信号线传输时受的干扰); Reject supply noise; Increase output voltage swing; Simpler biasing; Higher linearity Drawbacks: occupy twice areas 3. Why analog design needed in Optical Receivers? Answer: High frequency signals are not suitable for transmitting over long distance in the traditional cable due to the severe interference and considerable attenuation because of the limited bandwidth of the cable. In this case, the electrical high frequency signals are converted into the optical signals first by the laser diode, then these optic signals are transmitted by an optical fiber, which has extremely wide band and very low loss. In the other end, the optical signals are converted into electrical signals again by the photodiode.书(中)P3;(英)P4 4. Which two figures play most important role in technology nodes scaling down? Please describe in detail. Answer: Minimum channel length often represents the technology nodes. Oxide thickness often affects the threshold voltage and the power supply. 5. If there is a small mismatch between M1 and M2, how do the parameters of the transistors affect the common mode rejection ratio (CMRR) of a differential pair?(中)P101 6. Write the input pole of the circuit in Fig. 1. Answer: The input pole: ωin =1/[R S (1+A)C F ] 7. When both NMOS and PMOS devices are needed to be placed on one chip, what is needed? Answer: N-Well or P-Well is needed. 8. What is the problem for the circuit in Fig. 2? Any suggestions to solve it? Answer: Small-signal drain current of M1 is “wasted”. Solve method: Use differential pair with active current mirror to combine the small-signal current together. )arg ()21(242121e l too not is mismatch if R g g g g R g g g g A A CMRR SS m m m m SS m m m m DM CM DM DM +∆≈∆++== --

半导体集成电路复习题及答案

第8章动态逻辑电路 填空题 对于一般的动态逻辑电路,逻辑部分由输出低电平的网组成,输出信号与电源之间插入了栅控制1、 极为时钟信号的 ,逻辑网与地之间插入了栅控制极为时钟信号的。 【答案:NMOS, PMOS, NOMS】 对于一个级联的多米诺逻辑电路,在评估阶段:对PDN网只允许有跳变,对 PUN网只允许有跳变,2、 PDN与PDN相连或PUN与PUN相连时中间应接入。 【答案:】 解答题 从逻辑功能,电路规模,速度3方面分析下面2电路的相同点和不同点。从而说明CMOS动态组合逻辑1、 电路的特点。 【答案:】 图A是CMOS静态逻辑电路。图B是CMOS动态逻辑电路。2电路完成的均是NAND的逻辑功能。图B的逻辑部分电路使用了2个MOS管,图A使用了4个MOS管,由此可以看出动态组合逻辑电路的规模为静态电路的一半。图B的逻辑功能部分全部使用NMOS管,图A即使用NMOS也使用PMOS,由于NMOS的速度高于PMOS,说明动态组合逻辑电路的速度高于静态电路。 2、分析下面的电路,指出它完成的逻辑功能,说明它和一般动态组合逻辑电路的不同,说明其特点。 【答案:】

该电路可以完成OUT=AB的与逻辑。与一般动态组合逻辑电路相比,它增加了一个MOS管M kp,这个MOS 管起到了电荷保持电路的作用,解决了一般动态组合逻辑电路存在的电荷泄漏的问题。 3、分析下列电路的工作原理,画出输出端OUT的波形。 【答案:】 答案:

4、结合下面电路,说明动态组合逻辑电路的工作原理。 【答案:】 动态组合逻辑电路由输出信号与电源之间插入的时钟信号PMOS,NMOS逻辑网和逻辑网与地之间插入的时钟信号NMOS组成。当时钟信号为低电平时,PMOS导通,OUT被拉置高电平。此时电路处于预充电阶段。 当时钟信号为低电平时,PMOS截至,电路与V DD的直接通路被切断。这时NOMS导通,当逻辑网处于特定逻辑时,电路输出OUT被接到地,输出低电平。否则,输出OUT仍保持原状态高电平不变。例如此电路, NMOS网构成逻辑网中A与C,或B与C同时导通时,可以构成输出OUT到地的通路,将输出置为低电平。 第7章传输门逻辑 填空题 写出传输门电路主要的三种类型和他们的缺点:(1),缺点:;(2),缺点:;(3),缺1、 点:。 【答案:NMOS传输门,不能正确传输高电平,PMOS传输门,不能正确传输低电平,CMOS传输门, 电路规模较大。】 2、传输门逻辑电路的振幅会由于减小,信号的也较复杂,在多段接续时,一般要插入。 【答案:阈值损失,传输延迟,反相器。】 3、一般的说,传输门逻辑电路适合逻辑的电路。比如常用的和。 【答案:异或,加法器,多路选择器】 解答题 1、分析下面传输门电路的逻辑功能,并说明方块标明的MOS管的作用。 【答案:】

1+X集成电路理论知识试题+答案

1+X集成电路理论知识试题+答案 1、晶圆越大,晶圆的制造成本越高。 A、正确 B、错误 答案:B 晶圆越大,晶圆的制造成本越低,但对材料技术和生产技术的要求更高。 2、输入引线一定要尽量短,而且尽量用最上层的金属设计,且输入输出引线尽量远离,尽量不要交叉。 A、正确 B、错误 答案:A 3、防静电点检在刷员工上岗证时,需要站在地上保持接,身份证通过后,开始检测静电。 A、正确 B、错误 答案:B 防静电点检时,双脚站在防静电测试仪指定位置,在刷卡位置刷员工上岗证,此时系统会对人员身份进行自动识别。刷员工上岗证时,双脚需要站在防 静电测试仪的指定位置,不能直接站在地上。 4、测试夹具的日常维护时,测试夹具若长时间不使用,请及时从设备上取下,用防静电袋包裹好,归类存放于干燥、阴凉处,以免发生氧化、受潮。() A、正确 B、错误 答案:A 5、晶圆研磨和晶圆切割前都需要在晶圆背面进行覆膜。 A、正确 B、错误 答案:B 晶圆蓝膜专为晶圆研磨、切割而设计,它具有高黏着力,使晶圆在研磨、 切割过程中不脱落、不飞散,从而能被确实地研磨或切割。其中晶圆研磨是对 晶圆背面进行研磨,故需要在晶圆的正面覆上蓝膜;而晶圆切割是在其正面进 行切割,所以需要在晶圆的背面覆上蓝膜。 6、芯片检测工艺中,由于芯片上有印章且盖带透明,所以在编带完成后不需要在编带盘上贴小标签。 A、正确

7、转塔式分选机进行测前光检时,会在光检显示区显示光检结果,其中进行方向判断时,会在界面上显示的角度360度。 A、正确 B、错误 答案:B 转塔式分选机设备进行测前光检时,光检显示区的角度说明有:0°、90°、180°、270°,没有360°。 8、金属钨常常采用CVD法来制备。 A、正确 B、错误 答案:A 金属钨常常采用化学气相沉积CVD法来制备。 9、晶圆具有各向异性特点,切片时要按照一定的方向进行。 A、正确 B、错误 答案:A 10、作为与加工线之间的接口文件,制版文件主要内容包括芯片的基本信 息和工艺层次等。 A、正确 B、错误 答案:A 11、在写方波发生器程序时PWM0->TBPRD = 200;PWM0->CMPA = 400; 决定 了PWM的占空比为200/400=50%。 A、正确 B、错误 答案:B 12、离子注入的过程中,掺杂物的浓度是有离子电流与注入时间相乘所决 定的。 A、正确 B、错误 答案:A 13、转塔式分选机在测前光检和测后光检时发现芯片方向不正确时,都会 在下一个旋转纠姿位进行纠正。

相关文档
相关文档 最新文档