集成电路工艺原理试题总体答案

目录

一、填空题（每空1分，共24分） (1)

二、判断题（每小题1.5分，共9分） (1)

三、简答题（每小题4分，共28分） (2)

四、计算题（每小题5分，共10分） (4)

五、综合题（共9分） (5)

一、填空题（每空1分，共24分）

1.制作电阻分压器共需要三次光刻，分别是电阻薄膜层光刻、高层绝缘层光刻和互连金属层光刻。

2.集成电路制作工艺大体上可以分成三类，包括图形转化技术、薄膜制备技术、掺杂技术。

3.晶体中的缺陷包括点缺陷、线缺陷、面缺陷、体缺陷等四种。

4.高纯硅制备过程为氧化硅→粗硅→ 低纯四氯化硅→ 高纯四氯化硅→ 高纯硅。

5.直拉法单晶生长过程包括下种、收颈、放肩、等径生长、收尾等步骤。

6.提拉出合格的单晶硅棒后，还要经过切片、研磨、抛光等工序过程方可制备出符合集成电路制造要求的硅衬底

片。

7.常规的硅材料抛光方式有：机械抛光，化学抛光，机械化学抛光等。

8.热氧化制备SiO2的方法可分为四种，包括干氧氧化、水蒸汽氧化、湿氧氧化、氢氧合成氧化。

9.硅平面工艺中高温氧化生成的非本征无定性二氧化硅对硼、磷、砷（As）、锑（Sb）等元素具有掩蔽作用。

10.在SiO2内和Si- SiO2界面存在有可动离子电荷、氧化层固定电荷、界面陷阱电荷、氧化层陷阱等电荷。

11.制备SiO2的方法有溅射法、真空蒸发法、阳极氧化法、热氧化法、热分解淀积法等。

12.常规平面工艺扩散工序中的恒定表面源扩散过程中，杂质在体内满足余误差函数分布。常规平面工艺扩散工序中的有限表

面源扩散过程中，杂质在体内满足高斯分布函数分布。

13.离子注入在衬底中产生的损伤主要有点缺陷、非晶区、非晶层等三种。

14.离子注入系统结构一般包括离子源、磁分析器、加速管、聚焦和扫描系统、靶室等部分。

15.真空蒸发的蒸发源有电阻加热源、电子束加热源、激光加热源、高频感应加热蒸发源等。

16.真空蒸发设备由三大部分组成，分别是真空系统、蒸发系统、基板及加热系统。

17.自持放电的形式有辉光放电、弧光放电、电晕放电、火花放电。

18.离子对物体表面轰击时可能发生的物理过程有反射、产生二次电子、溅射、注入。

19.溅射镀膜方法有直流溅射、射频溅射、偏压溅射、磁控溅射（反应溅射、离子束溅射）等。

20.常用的溅射镀膜气体是氩气（Ar）,射频溅射镀膜的射频频率是13.56MHz。

21.CVD过程中化学反应所需的激活能来源有？热能、等离子体、光能等。

22.根据向衬底输送原子的方式可以把外延分为：气相外延、液相外延、固相外延。

23.硅气相外延的硅源有四氯化硅（SiCl4）、三氯硅烷（SiHCl3）、二氯硅烷（SiH2Cl2）、硅烷（SiH4）等。

24.特大规模集成电路（ULIC）对光刻的基本要求包括高分辨率、高灵敏度的光刻胶、低缺陷、精密的套刻对准、对大尺寸硅片

的加工等五个方面。

25.常规硅集成电路平面制造工艺中光刻工序包括的步骤有涂胶、前烘、曝光、显影、坚膜、腐蚀、

去胶等。

26.光刻中影响甩胶后光刻胶膜厚的因素有溶解度、温度、甩胶时间、转速。

27.控制湿法腐蚀的主要参数有腐蚀液浓度、腐蚀时间、腐蚀液温度、溶液的搅拌方式等。

28.湿法腐蚀Si所用溶液有硝酸-氢氟酸-醋酸（或水）混合液、KOH溶液等，腐蚀SiO2常用的腐蚀剂是HF溶液，腐蚀

Si3N4常用的腐蚀剂是磷酸。

29.湿法腐蚀的特点是选择比高、工艺简单、各向同性、线条宽度难以控制。

30.常规集成电路平面制造工艺主要由光刻、氧化、扩散、刻蚀、离子注入（外延、CVD、PVD）等工

艺手段组成。

31.设计与生产一种最简单的硅双极型PN结隔离结构的集成电路，需要埋层光刻、隔离光刻、基区光刻、发射区光刻、引线区

光刻、反刻铝电极等六次光刻。

32.集成电路中隔离技术有哪些类？

二、判断题（每小题1.5分，共9分）

1.连续固溶体可以是替位式固溶体，也可以是间隙式固溶体（×）

2.管芯在芯片表面上的位置安排应考虑材料的解理方向，而解理向的确定应根据定向切割硅锭时制作出的定位面为依据。（√）

3.当位错线与滑移矢量垂直时，这样的位错称为刃位错，如果位错线与滑移矢量平行，称为螺位错（√）

4.热氧化过程中是硅向二氧化硅外表面运动，在二氧化硅表面与氧化剂反应生成二氧化硅。（×）

5.热氧化生长的SiO2都是四面体结构，有桥键氧、非桥键氧，桥键氧越多结构越致密，SiO2中有离子键成份，氧空位表现为带正

电。（√）

6.SiO2中5价的网络形成者可使结构强度增加，而3价的网络形成者可使结构强度减小（√）

7.SiO2作为扩散掩蔽膜需要满足一定的厚度要求。（√）

8.硅热氧化形成SiO2体积将增加约1倍（√）

9.温度对氧化速率常数A、B都有影响，压强只影响氧化速率常数B。（√）

10.在常规热氧化工艺中干氧氧化的速度最快。（×）

11.半导体器件生产中所制备的二氧化硅薄膜属于无定形二氧化硅。（√）

12.二氧化硅膜能有效的对扩散杂质起掩蔽作用的基本条件是杂质在硅中的扩散系数大于在二氧化硅中的扩散系数。（√）

13.预淀积扩散是为了提供足够的杂质总量，而再分布扩散是为了达到需要的扩散深度并同时在硅的表面获得一定厚度的氧化层。

（√）

14.基区主扩散属于有限表面源扩散。（√）

15.杂质在硅晶体中的扩散机制主要有两种：间隙式扩散、替位式扩散。其中间隙式扩散比替位式扩散困难。（×）

16.替位式扩散就是替位杂质和邻近晶格位置上的原子互换。（×）

17.热扩散掺杂的工艺可以一步实现。（×）

18.离子注入工艺中被掺杂的材料称为靶，靶材料可以是晶体，也可以是非晶体，非晶靶也称为无定形靶。（√）

19.有限表面源扩散与离子注入的杂质分布都满足高斯函数，两种掺杂工艺杂质最高浓度位置都在硅片表面。（×）

20.离子注入工艺中入射离子能量低于临界能量时核阻止本领占主导，高于临界能量时电子阻止本领占主导（√）

21.蒸发镀膜中电阻加热源可分为直接加热源和间接加热源，其中直接加热源的加热体和待蒸发材料的载体为同一物体；而间接加

热源是把待蒸发材料放入坩埚中进行间接加热。（√）

22.蒸发镀膜中电阻加热源可分为直接加热源和间接加热源，其中间接加热源是把待蒸发材料放入坩埚中，对坩埚进行间接加热。

（√）

23.常用的溅射镀膜方法有直流溅射、射频溅射、磁控溅射，其中磁控溅射的气压最低、靶电流密度最高。（√）

24.CVD系统包括热壁式CVD系统和冷壁式CVD系统，在冷壁式CVD系统中侧壁温度与沉底温度相等。（×）

25.实现对CVD淀积多晶硅掺杂主要有三种工艺：扩散、离子注入、原位掺杂。由于原位掺杂比较简单，所以被广泛采用。（×）

26.LPCVD系统中淀积速率是受表面反应控制的，APCVD系统中淀积速率受质量输运控制（√）

27.相同掺杂浓度下，多晶硅的电阻率比单晶硅的电阻率高得多（√）

28.LPCVD多晶硅和氮化硅等薄膜易形成保形覆盖，在低温APCVD中，非保形覆盖一般比较常见。（√）

29.PSG高温回流需要的温度要比BPSG高（√）

30.通常称在低阻衬底材料上生长高阻外延层的工艺为正向外延，反之称为反向外延。（√）

31.在紫外光曝光、X射线曝光、电子束曝光技术中可实现直写式曝光不需要掩模版的是X射线曝光技术。（×）

32.制备光刻掩膜版，希望黑白区域间的过渡区越大越好。（×）

33.满足双极晶体管的正常工作，需要晶体管的基区非常薄，小于少子的扩散长度才可，这样使扩散远远大于复合。（√）

34.集成电路制造工艺中隔离扩散的深度可以不超过外延层的厚度。（×）

35.PN结隔离所依据的基本原理是利用PN结正向偏置时的高阻性。（×）

三、简答题（每小题4分，共28分）

1.金刚石晶格{111}双层密排面具有的性质。

2.为什么硅单晶在生长、化学腐蚀、解理、扩散速度等方面具有各向异性的特点?

3.画图说明硅晶体的原子排列情况。

4.固溶度。

5.饱和蒸气压。

6.硅片主、副定位面的主要作用。

7.硅片加工过程中倒角工序的作用。

8.、举例说明SiO2在IC中的作用？

9.热氧化过程经过哪几个步骤？

10.如图所示为在640Torr的水汽氧化时，（111）晶面硅和（100）晶面硅氧化层厚度与氧化时间、温度的关系，分析为何随着温度

升高、时间延长不同晶面硅的氧化层厚度差异减小。

11.实际制备较厚的SiO2薄膜时为何多采用干-湿-干相结合的方法？

12.氧化工艺中的杂质分凝现象。

13.扩散工艺。

14.常规高温扩散过程中的恒定表面源扩散与有限表面源扩散两扩散条件主要区别在哪里？

15.实际扩散工艺为何多采用两步扩散工艺来完成？

16.简述投射式气体浸没激光掺杂技术的原理。

17.离子注入。

18.离子注入技术的主要特点？

19.离子注入过程中轻离子和重离子引起的损伤有何不同？

20.热退火及其作用，常规退火有哪些缺点？

21.对比说明真空蒸发与溅射的特点。

22.真空蒸发法制备薄膜需要通过几个基本过程：

23.膜中电阻加热源对加热材料的要求有哪些？

24.制备薄膜与蒸发法相比突出的特点是什么？

25.自持放电的条件及物理意义。

26.等离子体：

27.射频辉光放电的特点：

28.溅射镀膜法：

29.溅射阈值

30.磁控溅射的特点：

31.为何任何处于等离子体中的物体相对于等离子体来讲都呈现出负电位，并且在物体的表面附近出现正电荷积累？

32.射频溅射中每个电极都可能因自偏压效应而受到离子轰击发生溅射，如何减小对衬底的轰击?

33.溅射率。

34.化学气相淀积（Chemical Vapor Deposition）CVD？

化学气相淀积，简称CVD,是集成电路工艺中用来制备薄膜的一种方法，这种方法是把含有薄膜元素的气态反应剂或者液态反应剂的蒸汽，以合理的流速引入反应室，在衬底表面发生化学反应并在衬底表面淀积薄膜

35.化学气相淀积过程的步骤？

36.边界层？

37.化学气相淀积的二氧化硅薄膜在ULSI中的应用:？

38.CVD化学反应必须满足的条件有哪些？

39.CVD系统通常包括哪些子系统？

（1）气态源或液态源，（2）气体输入管道，（3）气体流量控制系统，（4）反应室，（5）基座加热及控制系统（有些系统的反应复活能通过其他方法引入），（6）温度控制及测量系统等。

40.多晶硅薄膜的在集成电路制造中的应用有哪些？

41.CVD工艺中，何谓保形覆盖？

42. 外延

指在单晶衬底（如硅片上）按衬底晶向生长单晶薄膜的工艺过程。

43. 选择外延

指利用外延生长的基本原理，以及硅在绝缘体上很难核化成*的特性，在硅表面的特定区域生长外延层而其他区域部生长的技术

44. SOS 技术

通常也称在**衬底材料上生长高阻外延层的工艺为正向外延，反之称为反向外延，如果生长的外延层和衬底是同一种材料，那么这种工艺就叫做同质外延

外延生长的薄膜材料与沉底材料不同，或者说生长化学组分，甚至物理结构与陈地完全不同的外延层，相应工艺就叫做异质外延

45. 分子束外延

是一种在超高真空下的蒸发技术，是利用蒸发源提供的定向分子束或原子束撞击到清洁的衬底表面上生成外延层的工艺过程

46. 硅外延工艺中减小自掺杂效应的方法有哪些？

47. 光刻。

48. ULSI 对图形转移的要求有哪些？

49. 光学光刻中的驻波效应是如何形成的？对光刻有何影响？如何消除？

50. 对比说明正、负光刻胶的差别？

51. 光刻显影后显微镜检查的内容有哪些？

52. 光刻工艺中前烘的目的是什么？

53. X 射线光刻中为何X 射线波长选择在2-40?范围内？

54. 紫外曝光的方法有哪些？说明各自特点。

55. 光刻工艺中对掩膜版的要求有哪些？

56. 铬版有哪些特点

57. 画图说明铬掩模版基本结构；

58. 腐蚀工艺中的选择比。

59. 湿法腐蚀的特点。

60. 什么是干法刻蚀？

61. 何谓反应离子刻蚀？

62. 何谓集成电路？

四、计算题（每小题5分，共10分）

1、已知硅晶体晶格常数为a ，根据硅晶体结构的特点，求硅晶体中原子密度、最小原子间距、空间利用率、<111>晶向原子线密度、(110)晶面原子面密度。

2、 已知N 型Si 衬底N B =1015cm -3，硼预扩散温度为1000℃，D=2×10-14cm 2/s ，时间为20min,Ns=4×1020cm -3，由N S /N B 求得A=6.5，求结深为多少微米？（保留两位有效数字）

3、已知N 型Si 衬底N B =2×1015cm -3，硼预扩散温度为1200℃，D=3×10-13cm 2/s ，时间为2小时，Ns=6.4×1019cm -3，erfc -1(3.125×10-5)=2.9，求结深为多少微米？（保留两位有效数字）

4、某集成电路采用的n 型外延层衬底浓度为N B =2×1016cm -3，晶体管基区硼预淀积的温度为950℃，时间为10min ，Ns 1=4×1020cm -3，D 1=5×10-15cm 2/s ，erfc -1(5×10-5)=2.89，再分布的温度为1180℃，时间为50min ，D 2=1×10-12cm 2/s ，试求再分布后的结深为多少微米？（保留三位有效数字）

5、某硅晶体管基区硼预淀积的温度为950℃，衬底31610-=cm N B ，要求预淀积后的方块电阻为80Ω/□，试确定预淀积所需要的时

间为多少min(答案只保留整数)。已知1)(660-?Ω=cm σ，320104-?=cm N s ，erfc -1(2.5×10-5)=2.95，s cm D /105215-?=。

6、已知n 型硅外延层的电阻率为cm ?Ω5.0，现在用硼离子注入法形成基区，其能量为80kev ，若注入剂量为1.5×1015cm-2，试求注入离子的平均浓度为多少。已知平均投影射程为308.1nm ，投影射程的标准偏差为88.9nm ，衬底掺杂浓度为1016cm -3，注入离子浓度与深度的关系式为???

????????? ???--?=221exp 2)(p p p s R R x R N x n π。（保留三位有效数字） 7、已知n 型硅外延层的电阻率为cm ?Ω5.0，现在用硼离子注入法形成基区，其能量为80kev ，若注入剂量为N s =1.5×1015cm -2，试求结深为多少。已知R p =308.1nm ，?R p =88.9nm ，N B =1016cm -3。（保留三位有效数字）

五、综合题（共9分）

1、N阱CMOS工艺流程如下，根据流程简要回答后面问题。（15分）

CMOS工艺流程：1.初始氧化；2.光刻1，刻N阱窗口；3.离子注入形成N阱；4. LPCVD淀积SiN；5.光刻2，保留NMOS有源区不动，场区硼离子注入；6.场区氧化1；7.光刻3，N阱中非有源区磷离子注入；8. 场区氧化2；9.HCl气氛中干氧生成栅氧化层及调整开启电压；10.多晶硅淀积；11.光刻4，NMOS源、漏形成；12.光刻5 ，PMOS源、漏形成；13.PSG淀积；14.光刻6形成金属化接触孔；15.蒸铝、刻铝、合金、钝化、开压焊孔。

问题：

1.工艺1中氧化生成的SiO2为何能作为扩散的掩蔽膜？（2分）

2.每一步光刻的基本流程？（2分）

3.工艺3中注入的是什么离子？（1分）

4.何谓有源区、场区？（2分）

5.工艺5、6、7、8中的场区氧化及离子注入的作用，为何能具有此作用？（3分）

6.工艺9中为何要在HCl气氛中干氧生成SiO2？（2分）

7.工艺10中的多晶硅有何作用，与铝相比有何优点？（3分）

8. 下图分别为N阱CMOS结构图和等效电路图，请在结构图中标出等效电路图中的V I、V O、V DD三点位置（3分）

答：

1. 相同条件下，需扩散的杂质在SiO2中的扩散系数远小于硅中，所以扩散速度远小于在硅中的扩散速度。

2. 涂胶、前烘、曝光、显影、坚膜、腐蚀、去胶等。

3. P（磷）、As（砷）

4. 有源区为器件形成区域，即MOS管的源、漏、栅极所在的区域，场区为器件之间的隔离区，区域内无器件，是MOS管的源、漏、栅极以外的区域。

5. MOS集成电路中的隔离主要是防止形成寄生的导电沟道，防止场区的寄生场效应晶体管开启。方法之一就是提高寄生场效应管的阈值电压，使其高于集成电路的工作电压，提高阈值电压的方法有两个，一是增加场区二氧化硅层的厚度，二是增大氧化层下沟道的掺杂浓度，形成沟道阻止层

6. 栅氧化层是MOS管的一部分，其质量直接影响器件性能，在HCl气氛中干氧生成的SiO2结构致密，缺陷少，界面态低，减少了可动离子。提高了器件性能。

7. 多晶硅作为栅极材料，与铝相比，多晶硅栅较好的解决了电迁移现象，同时多晶硅栅使工艺简化，即自对准技术。在多晶硅栅的掩蔽下自对准地进行源漏区杂质注入，同时完成多晶硅栅的杂质注入。

2、标准埋层双极晶体管工艺流程如下，根据流程简要回答后面问题。(20分)

(1) 衬底制备。选用P型轻掺杂的硅片，<111>晶向，电阻率3-13欧·厘米。(2) 隐埋氧化。生成厚度约为1微米的氧化膜。(3)隐埋光刻。刻蚀出隐埋扩散窗口。(4)隐埋扩散。扩N型杂质，目的是减小集电极串联电阻，扩散后用HF酸腐蚀掉全部氧化层。(5)外延。生长N型外延层；厚度约6-8微米。(6)隔离氧化。厚度8000埃，作为隔离扩散掩膜。(7)光刻隔离区。(8)隔离扩散。浓硼扩散，要求穿透外延层，扩散后用HF酸腐蚀掉硼硅玻璃。(9)蒸金。衬底蒸金，这是逻辑电路要求的工艺，目的是提高电路的开关速度。

(10)基区氧化。(11)光刻基区。(12)基区扩赛。扩硼，预淀积加再分布两步完成，结深2微米。再生成4000埃氧化层。(13)光刻发射区。

(14)发射区磷扩散。扩磷，在收集极引线孔位置形成N型重掺杂区，以制作欧姆接触电极，基区宽度约为0.3微米。(15)光刻引线孔。(16)蒸铝。(17)刻铝。刻蚀铝膜，形成互连导线及压焊块。合金。在硅铝间实现欧姆接触。

问题：

(1)工艺(2)-(4)中的埋层有何作用？最理想的埋层杂质是什么，为什么？（2分）

(2) 工艺(5)中的外延层厚度由什么决定？（2分）

(3) 本工艺中器件间的隔离是依据什么原理？集成电路工艺中还有哪些隔离方法（2分）

(4) 工艺(14)中的基区宽度是通过什么工艺控制的（2分）

(5) 外延层、基区、发射区三个区域的掺杂浓度哪个最大，哪个最小？（2分）

(6) 上图分别为NPN双极晶体管结构图和等效电路图，请在结构图中标出等效电路图中的B、C、D、E四点位置（2分）

答：

(1) 为了减少收集区串联电阻，（0.5分）并减少寄生pnp管的影响。（0.5分）最理想的埋层杂质是As（0.5分），因为它在高温下在硅中的扩散系数小，减小了外延时的杂质扩散效应；它与硅衬底的晶格匹配好，减少了应力（0.5分）。

(2) 外延层厚度要>基区杂质的结深（0.5分）+收集区厚度（0.5分）+埋层上推距离（0.5分）+后续各工序中生长氧化层所消耗的外延层厚度（0.5分）。

(3) 依据PN结的单向导电性（1分）。沟槽隔离（0.5分）、场氧隔离（0.5分）。

(4)是(12)步中的基区扩散结深（1分）和(14)步中的发射区扩散结深的差值。（1分）

(5)发射区最大（1分）、收集区最小。（1分）

(6)如下图所示。每答对一处（0.5分）

3、画图并简要说明CVD钨填充接触孔和通孔的工艺步骤（9）。

（1）表面原位预清洁处理。目的：去掉一个接触孔内硅表面上的自然氧化层以及铝通孔上的铝的氧化物。

（2）淀积一个接触层（Ti膜）。原因：Ti和硅衬底之间的接触电阻小。

（3）淀积一个附着层（TiN膜）。原因：CVD的钨在一些绝缘层上的附着能力特别差，钨对TiN的附着性比较好。

（4）覆盖式化学气相淀积钨（典型工艺是两步淀积）。A.使用硅烷还原反应形成一层薄钨。B.使用氢气还原反应来淀积剩余厚度的钨膜。

（5

（6

B C

E

D

（5分）

(完整版)集成电路工艺原理期末试题

电子科技大学成都学院二零一零至二零一一学年第二学期 集成电路工艺原理课程考试题A卷（120分钟）一张A4纸开卷教师：邓小川 一二三四五六七八九十总分评卷教师 1、名词解释：(7分) 答：Moore law：芯片上所集成的晶体管的数目，每隔18个月翻一番。 特征尺寸：集成电路中半导体器件能够加工的最小尺寸。 Fabless：IC 设计公司，只设计不生产。 SOI：绝缘体上硅。 RTA：快速热退火。 微电子：微型电子电路。 IDM：集成器件制造商。 Chipless：既不生产也不设计芯片，设计IP内核，授权给半导体公司使用。 LOCOS：局部氧化工艺。 STI：浅槽隔离工艺。 2、现在国际上批量生产IC所用的最小线宽大致是多少，是何家企业生产？请 举出三个以上在这种工艺中所采用的新技术（与亚微米工艺相比）？(7分) 答：国际上批量生产IC所用的最小线宽是Intel公司的32nm。 在这种工艺中所采用的新技术有：铜互联；Low-K材料；金属栅；High-K材料；应变硅技术。 3、集成电路制造工艺中，主要有哪两种隔离工艺？目前的主流深亚微米隔离工 艺是哪种器件隔离工艺，为什么？(7分) 答：集成电路制造工艺中，主要有局部氧化工艺－LOCOS；浅槽隔离技术－STI两种隔离工艺。 主流深亚微米隔离工艺是：STI。STI与LOCOS工艺相比，具有以下优点：更有效的器件隔离；显著减小器件表面积；超强的闩锁保护能力；对沟道无 侵蚀；与CMP兼容。 4、在集成电路制造工艺中，轻掺杂漏（LDD）注入工艺是如何减少结和沟道区间的电场，从而防止热载流子的产生？(7分) 答：如果没有LDD形成，在晶体管正常工作时会在结和沟道区之间形成高

集成电路制造技术-原理与工艺 课后习题答案

第一单元: 3.比较硅单晶锭CZ,MCZ和FZ三种生长方法的优缺点。 答：CZ直拉法工艺成熟，可拉出大直径硅棒，是目前采用最多的硅棒生产方法。但直拉法中会使用到坩埚，而坩埚的使用会带来污染。同时在坩埚中，会有自然对流存在，导致生长条纹和氧的引入。直拉法生长多是采用液相掺杂，受杂质分凝、杂质蒸发，以及坩埚污染影响大，因此，直拉法生长的单晶硅掺杂浓度的均匀性较差。 MCZ磁控直拉法，在CZ法单晶炉上加一强磁场，高传导熔体硅的流动因切割磁力线而产生洛仑兹力，这相当于增强了熔体的粘性，熔体对流受阻。能生长无氧、均匀好的大直径单晶硅棒。设备较直拉法设备复杂得多，造价也高得多，强磁场的存在使得生产成本也大幅提高。 FZ悬浮区熔法，多晶与单晶均由夹具夹着，由高频加热器产生一悬浮的溶区，多晶硅连续通过熔区熔融，在熔区与单晶接触的界面处生长单晶。与直拉法相比，去掉了坩埚，没有坩埚的污染，因此能生长出无氧的，纯度更高的单晶硅棒。 6.硅气相外延工艺采用的衬底不是准确的晶向,通常偏离[100]或[111]等晶向一个小角度,为什么? 答：在外延生长过程中，外延气体进入反应器，气体中的反应剂气相输运到衬底，在高温衬底上发生化学反应，生成的外延物质沿着衬底晶向规则地排列，生长出外延层。 气相外延是由外延气体的气相质量传递和表面外延两个过程完成的。表面外延过程实质上包含了吸附、分解、迁移、解吸这几个环节，表面过程表明外延生长是横向进行的，是在衬底台阶的结点位置发生的。因此，在将硅锭切片制备外延衬底时，一般硅片都应偏离主晶面一个小角度。目的是为了得到原子层台阶和结点位置，以利于表面外延生长。 7. 外延层杂质的分布主要受哪几种因素影响？ 答：杂质掺杂效率不仅依赖于外延温度、生长速率、气流中掺杂剂的摩尔分数、反应室的几何形状等因素，还依赖于掺杂剂自身的特性。另外，影响掺杂效率的因素还有衬底的取向和外延层结晶质量。硅的气相外延工艺中，在外延过程中，衬底和外延层之间存在杂质交换现象，即会出现杂质的再分布现象，主要有自掺杂效应和互扩散效应两种现象引起。

集成电路课程设计报告

课程设计 班级： 姓名： 学号： 成绩： 电子与信息工程学院 电子科学系

CMOS二输入与非门的设计 一、概要 随着微电子技术的快速发展，人们生活水平不断提高，使得科学技术已融入到社会生活中每一个方面。而对于现代信息产业和信息社会的基础来讲，集成电路是改造和提升传统产业的核心技术。随着全球信息化、网络化和知识经济浪潮的到来，集成电路产业的地位越来越重要，它已成为事关国民经济、国防建设、人民生活和信息安全的基础性、战略性产业。 集成电路有两种。一种是模拟集成电路。另一种是数字集成电路。本论文讲的是数字集成电路版图设计的基本知识。然而在数字集成电路中CMOS与非门的制作是非常重要的。 二、CMOS二输入与非门的设计准备工作 1.CMOS二输入与非门的基本构成电路 使用S-Edit绘制的CMOS与非门电路如图1。 图1 基本的CMOS二输入与非门电路

2.计算相关参数 所谓与非门的等效反相器设计，实际上就是根据晶体管的串并联关系，再根据等效反相器中的相应晶体管的尺寸，直接获得与非门中各晶体管的尺寸的设计方法。具体方法是：将与非门中的VT3和VT4的串联结构等效为反相器中的NMOS 晶体管，将并联的VT 1、VT 2等效PMOS 的宽长比(W/L)n 和(W/L)p 以后，考虑到VT3和VT4是串联结构，为保持下降时间不变，VT 3和VT 4的等线电阻必须减小为一半，即他们的宽长比必须为反相器中的NMOS 的宽长比增加一倍，由此得到(W/L)VT3,VT4=2(W/L)N 。 因为考虑到二输入与非门的输入端IN A 和IN B 只要有一个为低电平，与非门输出就为高电平的实际情况，为保证在这种情况下仍能获得所需的上升时间，要求VT 1和VT 2的宽长比与反相其中的PMOS 相同，即(W/L)VT1,VT2=(W/L)P 。至此，根据得到的等效反向器的晶体管尺寸，就可以直接获得与非门中各晶体管的尺寸。 如下图所示为t PHL 和t PLH ，分别为从高到低和从低到高的传输延时，通过反相器的输入和输出电压波形如图所示。给其一个阶跃输入，并在电压值50%这一点测量传输延迟时间，为了使延迟时间的计算简单，假设反相器可以等效成一个有效的导通电阻R eff ，所驱动的负载电容是C L 。 图2 反相器尺寸确定中的简单时序模型 对于上升和下降的情况，50%的电都发生在： L eff C R 69.0=τ 这两个Reff 的值分别定义成上拉和下拉情况的平均导通电阻。如果测量t PHL 和t PLH ，可以提取相等的导通电阻。 由于不知道确定的t PHL 和t PLH ，所以与非门中的NMOS 宽长比取L-Edit 软件中设计规则文件MOSIS/ORBIT 2.0U SCNA Design Rules 的最小宽长比及最小长度值。 3.分析电路性质 根据数字电路知识可得二输入与非门输出AB F =。使用W-Edit 对电路进行仿真后得到的结果如图4和图5所示。

集成电路工艺复习

1.特征尺寸（C r i t i c a l D i m e n s i o n,C D）的概念 特征尺寸是芯片上的最小物理尺寸，是衡量工艺难度的标志，代表集成电路的工艺水平。①在CMOS技术中，特征尺寸通常指MOS管的沟道长度，也指多晶硅栅的线宽。②在双极技术中，特征尺寸通常指接触孔的尺寸。 2.集成电路制造步骤： ①Wafer preparation(硅片准备) ②Wafer fabrication (硅片制造) ③Wafer test/sort (硅片测试和拣选) ④Assembly and packaging (装配和封装) ⑤Final test(终测) 3.单晶硅生长：直拉法（CZ法）和区熔法（FZ法）。区熔法（FZ法）的特点使用掺杂好的多晶硅棒；优点是纯度高、含氧量低；缺点是硅片直径比直拉的小。 4.不同晶向的硅片，它的化学、电学、和机械性质都不同，这会影响最终的器件性能。例如迁移率，界面态等。MOS集成电路通常用（100）晶面或<100>晶向；双极集成电路通常用（111）晶面或<111>晶向。 5.硅热氧化的概念、氧化的工艺目的、氧化方式及其化学反应式。 氧化的概念：硅热氧化是氧分子或水分子在高温下与硅发生化学反应，并在硅片表面生长氧化硅的过程。 氧化的工艺目的：在硅片上生长一层二氧化硅层以保护硅片表面、器件隔离、屏蔽掺杂、形成电介质层等。 氧化方式及其化学反应式：①干氧氧化：Si＋O2 →SiO2 ②湿氧氧化：Si ＋ H2O ＋O2 → SiO2+H2 ③水汽氧化：Si ＋ H2O → SiO2 ＋ H2 硅的氧化温度：750 ℃～1100℃ 6.硅热氧化过程的分为两个阶段： 第一阶段：反应速度决定氧化速度，主要因为氧分子、水分子充足，硅原子不足。 第二阶段：扩散速度决定氧化速度，主要因为氧分子、水分子不足，硅原子充足

集成电路制造工艺流程之详细解答

集成电路制造工艺流程之详细解答 1.晶圆制造( 晶体生长-切片-边缘研磨-抛光-包裹-运输 ) 晶体生长(Crystal Growth) 晶体生长需要高精度的自动化拉晶系统。 将石英矿石经由电弧炉提炼，盐酸氯化，并经蒸馏后，制成了高纯度的多晶硅，其纯度高达0.99999999999。 采用精炼石英矿而获得的多晶硅，加入少量的电活性“掺杂剂”，如砷、硼、磷或锑，一同放入位于高温炉中融解。 多晶硅块及掺杂剂融化以后，用一根长晶线缆作为籽晶，插入到融化的多晶硅中直至底部。然后，旋转线缆并慢慢拉出，最后，再将其冷却结晶，就形成圆柱状的单晶硅晶棒，即硅棒。 此过程称为“长晶”。 硅棒一般长3英尺，直径有6英寸、8英寸、12英寸等不同尺寸。 硅晶棒再经过研磨、抛光和切片后，即成为制造集成电路的基本原料——晶圆。 切片(Slicing) /边缘研磨(Edge Grinding)/抛光(Surface Polishing) 切片是利用特殊的内圆刀片，将硅棒切成具有精确几何尺寸的薄晶圆。 然后，对晶圆表面和边缘进行抛光、研磨并清洗，将刚切割的晶圆的锐利边缘整成圆弧形，去除粗糙的划痕和杂质，就获得近乎完美的硅晶圆。 包裹(Wrapping)/运输(Shipping) 晶圆制造完成以后，还需要专业的设备对这些近乎完美的硅晶圆进行包裹和运输。 晶圆输送载体可为半导体制造商提供快速一致和可靠的晶圆取放，并提高生产力。 2.沉积 外延沉积 Epitaxial Deposition 在晶圆使用过程中，外延层是在半导体晶圆上沉积的第一层。 现代大多数外延生长沉积是在硅底层上利用低压化学气相沉积(LPCVD)方法生长硅薄膜。外延层由超纯硅形成，是作为缓冲层阻止有害杂质进入硅衬底的。 过去一般是双极工艺需要使用外延层，CMOS技术不使用。 由于外延层可能会使有少量缺陷的晶圆能够被使用，所以今后可能会在300mm晶圆上更多

集成电路课程设计(CMOS二输入及门)

） 课程设计任务书 学生姓名：王伟专业班级：电子1001班 指导教师：刘金根工作单位：信息工程学院题目: 基于CMOS的二输入与门电路 初始条件： 计算机、Cadence软件、L-Edit软件 要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求） & 1、课程设计工作量：2周 2、技术要求： （1）学习Cadence IC软件和L-Edit软件。 （2）设计一个基于CMOS的二输入的与门电路。 （3）利用Cadence和L-Edit软件对该电路进行系统设计、电路设计和版图设计，并进行相应的设计、模拟和仿真工作。 3、查阅至少5篇参考文献。按《武汉理工大学课程设计工作规范》要求撰写设计报告书。全文用A4纸打印，图纸应符合绘图规范。 时间安排： 布置课程设计任务、选题；讲解课程设计具体实施计划与课程设计报告格式的要求；课程设计答疑事项。 | 学习Cadence IC和L-Edit软件，查阅相关资料，复习所设计内容的基本理论知识。 对二输入与门电路进行设计仿真工作，完成课设报告的撰写。 提交课程设计报告，进行答辩。 指导教师签名：年月日系主任（或责任教师）签名：年月日

目录 # 摘要 (2) 绪论…....………………………………………….………………….. ..3 一、设计要求 (4) 二、设计原理 (4) 三、设计思路 (4) 3.1、非门电路 (4) 3.2、二输入与非门电路 (6) 、二输入与门电路 (8) } 四、二输入与门电路设计 (9) 4.1、原理图设计 (9) 4.2、仿真分析 (10) 4.3、生成网络表 (13) 五、版图设计........................ (20) 、PMOS管版图设计 (20) 、NMOS管版图设计 (22) 、与门版图设计 (23)

集成电路工艺复习资料

1.特征尺寸（Critical Dimension,CD）的概念 特征尺寸是芯片上的最小物理尺寸，是衡量工艺难度的标志，代表集成电路的工艺水平。①在CMOS技术中，特征尺寸通常指MOS管的沟道长度，也指多晶硅栅的线宽。②在双极技术中，特征尺寸通常指接触孔的尺寸。 2.集成电路制造步骤： ①Wafer preparation(硅片准备) ②Wafer fabrication (硅片制造) ③Wafer test/sort (硅片测试和拣选) ④Assembly and packaging (装配和封装) ⑤Final test(终测) 3.不同晶向的硅片，它的化学、电学、和机械性质都不同，这会影响最终的器件性能。例如迁移率，界面态等。MOS集成电路通常用（100）晶面或<100>晶向；双极集成电路通常用（111）晶面或<111>晶向。 4.硅热氧化的概念、氧化的工艺目的、氧化方式及其化学反应式。 氧化的概念：硅热氧化是氧分子或水分子在高温下与硅发生化学反应，并在硅片表面生长氧化硅的过程。 氧化的工艺目的：在硅片上生长一层二氧化硅层以保护硅片表面、器件隔离、屏蔽掺杂、形成电介质层等。 氧化方式及其化学反应式：①干氧氧化：Si＋O2 →SiO2 ②湿氧氧化：Si ＋H2O ＋O2 →SiO2+H2 ③水汽氧化：Si ＋H2O →SiO2 ＋H2 硅的氧化温度：750 ℃～1100℃ 5.SiO2在集成电路中的用途 ①栅氧层：做MOS结构的电介质层（热生长） ②场氧层：限制带电载流子的场区隔离（热生长或沉积） ③保护层：保护器件以免划伤和离子沾污（热生长） ④注入阻挡层：局部离子注入掺杂时，阻挡注入掺杂（热生长） ⑤垫氧层：减小氮化硅与硅之间应力（热生长） ⑥注入缓冲层：减小离子注入损伤及沟道效应（热生长）

CMOS模拟集成电路课程设计

电子科学与技术系 课程设计 中文题目：CMOS二输入与非门的设计 英文题目: The design of CMOS two input NAND gate 姓名：张德龙 学号： 1207010128 专业名称：电子科学与技术 指导教师：宋明歆 2015年7月4日

CMOS二输入与非门的设计 张德龙哈尔滨理工大学电子科学与技术系 [内容摘要]随着微电子技术的快速发展，人们生活水平不断提高，使得科学技术已融入到社会生活中每一个方面。而对于现代信息产业和信息社会的基础来讲，集成电路是改造和提升传统产业的核心技术。随着全球信息化、网络化和知识经济浪潮的到来，集成电路产业的地位越来越重要，它已成为事关国民经济、国防建设、人民生活和信息安全的基础性、战略性产业。 集成电路有两种。一种是模拟集成电路。另一种是数字集成电路。本次课程设计将要运用S-Edit、L-edit、以及T-spice等工具设计出CMOS二输入与非门电路并生成spice文件再画出电路版图。 [关键词]CMOS二输入与非门电路设计仿真

目录 1.概述 (1) 2.CMOS二输入与非门的设计准备工作 (1) 2-1 .CMOS二输入与非门的基本构成电路 (1) 2-2.计算相关参数 (2) 2-3.电路spice文件 (3) 2-4.分析电路性质 (3) 3、使用L-Edit绘制基本CMOS二输入与非门版图 (4) 3-1.CMOS二输入与非门设计的规则与布局布线 (4) 3-2.CMOS二输入与非门的版图绘制与实现 (5) 4、总结 (6) 5、参考文献 (6)

1．概述 本次课程设计将使用S-Edit画出CMOS二输入与非门电路的电路图，并用T-spice生成电路文件，然后经过一系列添加操作进行仿真模拟，计算相关参数、分析电路性质，在W-edit中使电路仿真图像，最后将电路图绘制电路版图进行对比并且做出总结。 2.CMOS二输入与非门的设计准备工作 2-1 .CMOS二输入与非门的基本构成电路 使用S-Edit绘制的CMOS与非门电路如图1。 图1 基本的CMOS二输入与非门电路 1

集成电路设计基础复习

1、解释基本概念：集成电路，集成度，特征尺寸 参考答案： A、集成电路（IC：integrated circuit）是指通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容等无源器件，按照一定的电路互连，“集成”在一块半导体晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的集成块。 B、集成度是指在每个芯片中包含的元器件的数目。 C、特征尺寸是代表工艺光刻条件所能达到的最小栅长（L）尺寸。 2、写出下列英文缩写的全称：IC，MOS，VLSI，SOC，DRC，ERC，LVS，LPE 参考答案： IC：integrated circuit；MOS：metal oxide semiconductor；VLSI：very large scale integration；SOC：system on chip；DRC：design rule check；ERC：electrical rule check；LVS：layout versus schematic；LPE：layout parameter extraction 3、试述集成电路的几种主要分类方法 参考答案： 集成电路的分类方法大致有五种：器件结构类型、集成规模、使用的基片材料、电路功能以及应用领域。根据器件的结构类型，通常将其分为双极集成电路、MOS集成电路和Bi-MOS 集成电路。按集成规模可分为：小规模集成电路、中规模集成电路、大规模集成电路、超大规模集成电路、特大规模集成电路和巨大规模集成电路。按基片结构形式，可分为单片集成电路和混合集成电路两大类。按电路的功能将其分为数字集成电路、模拟集成电路和数模混合集成电路。按应用领域划分，集成电路又可分为标准通用集成电路和专用集成电路。 4、试述“自顶向下”集成电路设计步骤。 参考答案： “自顶向下”的设计步骤中，设计者首先需要进行行为设计以确定芯片的功能；其次进行结构设计；接着是把各子单元转换成逻辑图或电路图；最后将电路图转换成版图，并经各种验证后以标准版图数据格式输出。 5、比较标准单元法和门阵列法的差异。 参考答案：

集成电路制造工艺流程

集成电路制造工艺流程 1.晶圆制造( 晶体生长-切片-边缘研磨-抛光-包裹-运输 ) 晶体生长(Crystal Growth) 晶体生长需要高精度的自动化拉晶系统。 将石英矿石经由电弧炉提炼，盐酸氯化，并经蒸馏后，制成了高纯度的多晶硅，其纯度高达0.。 采用精炼石英矿而获得的多晶硅，加入少量的电活性“掺杂剂”，如砷、硼、磷或锑，一同放入位于高温炉中融解。 多晶硅块及掺杂剂融化以后，用一根长晶线缆作为籽晶，插入到融化的多晶硅中直至底部。然后，旋转线缆并慢慢拉出，最后，再将其冷却结晶，就形成圆柱状的单晶硅晶棒，即硅棒。 此过程称为“长晶”。 硅棒一般长3英尺，直径有6英寸、8英寸、12英寸等不同尺寸。 硅晶棒再经过研磨、抛光和切片后，即成为制造集成电路的基本原料——晶圆。 切片(Slicing) /边缘研磨(Edge Grinding)/抛光(Surface Polishing) 切片是利用特殊的内圆刀片，将硅棒切成具有精确几何尺寸的薄晶圆。 然后，对晶圆表面和边缘进行抛光、研磨并清洗，将刚切割的晶圆的锐利边缘整成圆弧形，去除粗糙的划痕和杂质，就获得近乎完美的硅晶圆。 包裹(Wrapping)/运输(Shipping) 晶圆制造完成以后，还需要专业的设备对这些近乎完美的硅晶圆进行包裹和运输。 晶圆输送载体可为半导体制造商提供快速一致和可靠的晶圆取放，并提高生产力。 2.沉积 外延沉积 Epitaxial Deposition 在晶圆使用过程中，外延层是在半导体晶圆上沉积的第一层。 现代大多数外延生长沉积是在硅底层上利用低压化学气相沉积(LPCVD)方法生长硅薄膜。外延层由超纯硅形成，是作为缓冲层阻止有害杂质进入硅衬底的。 过去一般是双极工艺需要使用外延层，CMOS技术不使用。 由于外延层可能会使有少量缺陷的晶圆能够被使用，所以今后可能会在300mm晶圆上更多

集成电路制造工艺原理

《集成电路制造工艺原理》 课程教学 教案 山东大学信息科学与工程学院 电子科学与技术教研室(微电) 张新

课程总体介绍： 1．课程性质及开课时间：本课程为电子科学与技术专业（微电子技术方向和光电子技术方向）的专业选修课。本课程是半导体集成电路、晶体管原理与设计和光集成电路等课程的前修课程。本课程开课时间暂定在第五学期。 2．参考教材：《半导体器件工艺原理》国防工业出版社 华中工学院、西北电讯工程学院合编 《半导体器件工艺原理》（上、下册） 国防工业出版社成都电讯工程学院编著 《半导体器件工艺原理》上海科技出版社 《半导体器件制造工艺》上海科技出版社 《集成电路制造技术-原理与实践》 电子工业出版社 《超大规模集成电路技术基础》电子工业出版社 《超大规模集成电路工艺原理-硅和砷化镓》 电子工业出版社3．目前实际教学学时数：课内课时54学时 4．教学内容简介：本课程主要介绍了以硅外延平面工艺为基础的，与微电子技术相关的器件（硅器件）、集成电路（硅集成电路）的制造工艺原理和技术；介绍了与光电子技术相关的器件（发光器件和激光器件）、集成电路（光集成电路）的制造工艺原理，主要介绍了最典型的化合物半导体砷化镓材料以及与光器件和光集成电路制造相关的工艺原理和技 术。 5．教学课时安排：(按54学时) 课程介绍及绪论 2学时 第一章衬底材料及衬底制备 6学时 第二章外延工艺 8学时 第三章氧化工艺 7学时 第四章掺杂工艺 12学时 第五章光刻工艺 3学时 第六章制版工艺 3学时 第七章隔离工艺 3学时 第八章表面钝化工艺 5学时 第九章表面内电极与互连 3学时 第十章器件组装 2学时

集成电路课程设计范例

集成电路课程设计 范例 1

集成电路课程设计 1.目的与任务 本课程设计是《集成电路分析与设计基础》的实践课程，其主要目的是使学生在熟悉集成电路制造技术、半导体器件原理和集成电路分析与设计基础上，训练综合运用已掌握的知识，利用相关软件，初步熟悉和掌握集成电路芯片系统设计→电路设计及模拟→版图设计→版图验证等正向设计方法。 2.设计题目与要求 2.1设计题目及其性能指标要求 器件名称：含两个2-4译码器的74HC139芯片 要求电路性能指标： （1）可驱动10个LSTTL电路（相当于15pF电容负载）； （2）输出高电平时，|I OH|≤20μA，V OH，min=4.4V； （3）输出底电平时，|I OL|≤4mA，V OL，man=0.4V； （4）输出级充放电时间t r=t f，t pd＜25ns； （5）工作电源5V，常温工作，工作频率f work=30MHz，总功耗P max＝150mW。 2.2设计要求 1.独立完成设计74HC139芯片的全过程； 2.设计时使用的工艺及设计规则： MOSIS:mhp_n12；

3.根据所用的工艺，选取合理的模型库； 4.选用以lambda(λ)为单位的设计规则； 5.全手工、层次化设计版图； 6.达到指导书提出的设计指标要求。 3.设计方法与计算 3.174HC139芯片简介 74HC139是包含两个2线-4线译码器的高速CMOS数字电路集成芯片，能与TTL集成电路芯片兼容，它的管脚图如图1所示，其逻辑真值表如表1所示： 图1 74HC139芯片管脚图 表1 74HC139真值表 片选输入数据输出 C s A1 A0 Y0 Y1Y2Y3 0 0 0 0 1 1 1 0 0 1 1 0 1 0 1 0 1 1 0 1

集成电路工艺原理(期末复习资料)

第一章 1、何为集成电路：通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、 电容等无源器件，按照一定的电路互连，“集成”在一块半导体单晶片（如Si、GaAs）上，封装在一个内，执行特定电路或系统功能。 关键尺寸：集成电路中半导体器件能够加工的最小尺寸。 2、它是衡量集成电路设计和制造水平的重要尺度，越小，芯片的集成度越高，速度越 快，性能越好 3、摩尔定律：、芯片上所集成的晶体管的数目，每隔18个月就翻一番。 4、High-K材料：高介电常数，取代SiO2作栅介质，降低漏电。 Low-K 材料：低介电常数，减少铜互连导线间的电容，提高信号速度 5、功能多样化的“More Than Moore”指的是用各种方法给最终用户提供附加价值，不 一定要缩小特征尺寸，如从系统组件级向3D集成或精确的封装级(SiP)或芯片级(SoC)转移。 6、IC企业的分类：通用电路生产厂；集成器件制造；Foundry厂；Fabless：IC 设计公 司；Chipless；Fablite 第二章：硅和硅片的制备 7、单晶硅结构：晶胞重复的单晶结构能够制作工艺和器件特性所要求的电学和机械性 能 8、CZ法生长单晶硅把熔化的半导体级硅液体变成有正确晶向并且被掺杂成n或p型 的固体硅锭； 9、直拉法目的：实现均匀掺杂和复制籽晶结构，得到合适的硅锭直径，限制杂质引入； 关键参数：拉伸速率和晶体旋转速度 10、CMOS （100）电阻率：10~50Ω?cm BJT（111）原因是什么？ 11、区熔法？纯度高，含氧低；晶圆直径小。 第三章集成电路制造工艺概况 12、亚微米CMOS IC 制造厂典型的硅片流程模型 第四章氧化；氧化物 12、热生长：在高温环境里，通过外部供给高纯氧气使之与硅衬底反应，得到一层热生长的SiO2 。 13、淀积：通过外部供给的氧气和硅源，使它们在腔体中方应，从而在硅片表面形成一层薄膜。 14、干氧：Si（固）＋O2（气）－> SiO2(固)：氧化速度慢，氧化层干燥、致密，均匀性、重复性好，与光刻胶的粘附性好. 水汽氧化：Si （固）＋H2O （水汽）－>SiO2（固）+ H2 （气）：氧化速度快，氧化层疏松，均匀性差，与光刻胶的粘附性差。 湿氧：氧气携带水汽，故既有Si与氧气反应，又有与水汽反应。氧化速度氧化质量介于以上两种方法之间。

集成电路课程设计模板及参考资 [1]...

集成电路课程设计报告 设计课题: 数字电子钟的设计 姓名: 专业: 电子信息工程 学号: 日期 20 年月日——20 年月日指导教师: 国立华侨大学信息科学与工程学院

目录 1．设计的任务与要求 (1) 2.方案论证与选择 (1) 3.单元电路的设计和元器件的选择 (5) 3.1 六进制电路的设计 (6) 3.2 十进制计数电路的设计 (6) 3.3 六十进制计数电路的设计 (6) 3.4双六十进制计数电路的设计 (7) 3.5时间计数电路的设计 (8) 3.6 校正电路的设计 (8) 3.7 时钟电路的设计 (8) 3.8 整点报时电路的设计 (9) 3.9 主要元器件的选择 (10) 4.系统电路总图及原理 (10) 5.经验体会 (10) 参考文献 (11) 附录A：系统电路原理图 (12)

数字电子钟的设计 1. 设计的任务与要求 数字钟是一种…。 此次设计数字钟就是为了了解数字钟的原理，从而学会制作数字钟。而且通过数字钟的制作进一步了解…。 1.1设计指标 1. 时间以12小时为一个周期； 2. 显示时、分、秒； 3. 具有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间； 4. 计时过程具有报时功能，当时间到达整点前10秒进行蜂鸣报时； 5. 为了保证计时的稳定及准确须由晶体振荡器提供表针时间基准信号。1.2 设计要求 1. 画出电路原理图（或仿真电路图）； 2. 元器件及参数选择（或开发板的考虑）； 3. 编写设计报告，写出设计的全过程，附上有关资料和图纸(也可直接写在 相关章节中)，有心得体会。 2. 方案论证与选择 2.1 数字钟的系统方案 数字钟实际上是…

半导体集成电路工艺复习

第一次作业： 1，集成时代以什么来划分？列出每个时代的时间段及大致的集成规模。答： 类别时间 数字集成电路 模拟集成电路MOS IC 双极IC SSI 1960s前期 MSI 1960s~1970s 100～500 30～100 LSI 1970s 500～2000 100～300 VLSI 1970s后期~1980s后期>2000 >300 ULSI 1980s后期~1990s后期 GSI 1990s后期~20世纪初 SoC 20世纪以后 2，什么是芯片的集成度？它最主要受什么因素的影响？ 答：集成度：单个芯片上集成的元件（管子）数。受芯片的关键尺寸的影响。 3，说明硅片与芯片的主要区别。 答：硅片是指由单晶生长，滚圆，切片及抛光等工序制成的硅圆薄片，是制造芯片的原料，用来提供加工芯片的基础材料；芯片是指在衬底上经多个工艺步骤加工出来的，最终具有永久可是图形并具有一定功能的单个集成电路硅片。 4，列出集成电路制造的五个主要步骤，并简要描述每一个步骤的主要功能。 答：晶圆(硅片)制备(Wafer Preparation)； 硅(芯）片制造(Wafer Fabrication)：在硅片上生产出永久刻蚀在硅片上的一整套集成电路。硅片测试/拣选(Die T est/Sort)：单个芯片的探测和电学测试，选择出可用的芯片。 装配与封装(Assembly and Packaging)：提供信号及电源线进出硅芯片的界面；为芯片提供机械支持，并可散去由电路产生的热能；保护芯片免受如潮湿等外界环境条件的影响。 成品测试与分析（或终测）(Final T est)：对封装后的芯片进行测试，以确定是否满足电学和特性参数要求。 5，说明封装的主要作用。对封装的主要要求是什么。 答：封装的作用：提供信号及电源线进出硅芯片的界面；为芯片提供机械支持，并可散去由电路产生的热能；保护芯片免受如潮湿等外界环境条件的影响。 主要要求：电气要求：引线应当具有低的电阻、电容和电感。机械特性和热特性：散热率应当越高越好;机械特性是指机械可靠性和长期可靠性。低成本：成本是必须要考虑的比较重要的因素之一。 6，什么是芯片的关键尺寸？这种尺寸为何重要？自半导体制造业开始以来，芯片的关键尺寸是如何变化的？他对芯片上其他特征尺寸的影响是什么？ 答：芯片上器件的物理尺寸被称为特征尺寸；芯片上的最小的特征尺寸被称为关键尺寸，且被作为定义制造工艺水平的标准。 为何重要：他代表了工艺上能加工的最小尺寸，决定了芯片上的其他特征尺寸，从而决定了芯片的面积和芯片的集成度，并对芯片的性能有决定性的影响，故被定义为制造工艺水平的标准。

CMOS集成电路制造工艺流程

C M O S集成电路制造工艺 流程 Company number：【0089WT-8898YT-W8CCB-BUUT-202108】

陕西国防工业职业技术学院课程报告 课程微电子产品开发与应用 论文题目CMOS集成电路制造工艺流程 班级电子3141 姓名及学号王京（24#） 任课教师张喜凤 目录

CMOS集成电路制造工艺流程 摘要：本文介绍了CMOS集成电路的制造工艺流程，主要制造工艺及各工艺步骤中的核心要素，及CMOS器件的应用。 引言：集成电路的设计与测试是当代计算机技术研究的主要问题之一。硅双极工艺面世后约3年时间，于1962年又开发出硅平面MOS工艺技术，并制成了MOS集成电路。与双极集成电路相比，MOS集成电路的功耗低、结构简单、集成度和成品率高，但工作速度较慢。由于它们各具优劣势，且各自有适合的应用场合，双极集成工艺和MOS集成工艺便齐头平行发展。 关键词：工艺技术，CMOS制造工艺流程 1.CMOS器件 CMOS器件，是NMOS和PMOS晶体管形成的互补结构，电流小，功耗低，早期的CMOS电路速度较慢，后来不断得到改进，现已大大提高了速度。 分类 CMOS器件也有不同的结构，如铝栅和硅栅CMOS、以及p阱、n阱和双阱CMOS。铝栅CMOS和硅栅CMOS的主要差别，是器件的栅极结构所用材料的不同。P阱CMOS，则是在n型硅衬底上制造p沟管，在p阱中制造n沟管，其阱可采用外延法、扩散法或离子注入方法形成。该工艺应用得最早，也是应用得最广的工艺，适用于标准CMOS电路及CMOS与双极npn兼容的电路。N阱CMOS，是在p型硅衬底上制造n沟晶体管，在n阱中制造p沟晶体管，其阱一般采用离子注入方法形成。该工艺可使NMOS晶体管的性能最优化，适用于制造以NMOS为主的CMOS以及E/D－NMOS和p沟MOS兼容的CMOS电路。双阱CMOS，是在低阻n＋衬底上再外延一层中高阻n――硅层，然后在外延层中制造n 阱和p阱，并分别在n、p阱中制造p沟和n沟晶体管，从而使PMOS和NMOS晶体管都在高阻、低浓度的阱中形成，有利于降低寄生电容，增加跨导，增强p沟和n沟晶体管的平衡性，适用于高性能电路的制造。

集成电路制造工艺原理

集成电路制造工艺原理 课程总体介绍： 1．课程性质及开课时间：本课程为电子科学与技术专业（微电子技术方向和光电子技术方向）的专业选修课。本课程是半导体集成电路、晶体管原理与设计和光集成电路等课程的前修课程。本课程开课时间暂定在第五学期。 2．参考教材：《半导体器件工艺原理》国防工业出版社 华中工学院、西北电讯工程学院合编《半导体器件工艺原理》（上、下册） 国防工业出版社成都电讯工程学院编著 《半导体器件工艺原理》上海科技出版社 《半导体器件制造工艺》上海科技出版社 《集成电路制造技术-原理与实践》 电子工业出版社 《超大规模集成电路技术基础》电子工业出版社 《超大规模集成电路工艺原理-硅和砷化镓》 电子工业出版社 3．目前实际教学学时数：课内课时54学时 4．教学内容简介：本课程主要介绍了以硅外延平面工艺为基础的，与微电子技术相关的器件（硅器件）、集成电路（硅集成电路）的制造工艺原理和技术；介绍了与光电子技术相关的器件（发光器件和激光器件）、集成电路（光集成电路）的制造工艺原理，主要介绍了最典型的化合物半导体砷化镓材料以及与光器件和光集成电路制造相关的工艺原理和技术。 5．教学课时安排：(按54学时) 课程介绍及绪论2学时第一章衬底材料及衬底制备6学时 第二章外延工艺8学时第三章氧化工艺7学时第四章掺杂工艺12学时第五章光刻工艺3学时第六章制版工艺3学时第七章隔离工艺3

学时 第八章表面钝化工艺5学时 第九章表面内电极与互连3学时 第十章器件组装2学时 课程教案: 课程介绍及序论 （2学时） 内容： 课程介绍： 1 教学内容 1.1与微电子技术相关的器件、集成电路的制造工艺原理 1.2 与光电子技术相关的器件、集成电路的制造 1.3 参考教材 2教学课时安排 3学习要求 序论： 课程内容： 1半导体技术概况 1.1 半导体器件制造技术 1.1.1 半导体器件制造的工艺设计 1.1.2 工艺制造 1.1.3 工艺分析 1.1.4 质量控制 1.2 半导体器件制造的关键问题 1.2.1 工艺改革和新工艺的应用 1.2.2 环境条件改革和工艺条件优化 1.2.3 注重情报和产品结构的及时调整 1.2.4 工业化生产 2典型硅外延平面器件管芯制造工艺流程及讨论 2.1 常规npn外延平面管管芯制造工艺流程 2.2 典型pn隔离集成电路管芯制造工艺流程 2.3 两工艺流程的讨论 2.3.1 有关说明 2.3.2 两工艺流程的区别及原因 课程重点：介绍了与电子科学与技术中的两个专业方向（微电子技术方向和光电子技术方向）相关的制造业，指明该制造业是社会的基础工业、是现代化的基础工业，是国家远景规划中置于首位发展的工业。介绍了与微电子技术方向相关的分离器件（硅器件）、集成电路（硅集成电路）的制造工艺原理的内容，指明微电子技术从某种意义上是指大规模集成电路和超大规模集成电路的制造技术。由于集成电路的制造技术是由分离器件的制造技术发展起来的，则从制造工艺上看，两种工艺流程中绝大多数制造工艺是相通

集成电路工艺原理试题总体答案

目录 一、填空题（每空1分，共24分） (1) 二、判断题（每小题1.5分，共9分） (1) 三、简答题（每小题4分，共28分） (2) 四、计算题（每小题5分，共10分） (4) 五、综合题（共9分） (5) 一、填空题（每空1分，共24分） 1.制作电阻分压器共需要三次光刻，分别是电阻薄膜层光刻、高层绝缘层光刻和互连金属层光刻。 2.集成电路制作工艺大体上可以分成三类，包括图形转化技术、薄膜制备技术、掺杂技术。 3.晶体中的缺陷包括点缺陷、线缺陷、面缺陷、体缺陷等四种。 4.高纯硅制备过程为氧化硅→粗硅→ 低纯四氯化硅→ 高纯四氯化硅→ 高纯硅。 5.直拉法单晶生长过程包括下种、收颈、放肩、等径生长、收尾等步骤。 6.提拉出合格的单晶硅棒后，还要经过切片、研磨、抛光等工序过程方可制备出符合集成电路制造要求的硅衬底 片。 7.常规的硅材料抛光方式有：机械抛光，化学抛光，机械化学抛光等。 8.热氧化制备SiO2的方法可分为四种，包括干氧氧化、水蒸汽氧化、湿氧氧化、氢氧合成氧化。 9.硅平面工艺中高温氧化生成的非本征无定性二氧化硅对硼、磷、砷（As）、锑（Sb）等元素具有掩蔽作用。 10.在SiO2内和Si- SiO2界面存在有可动离子电荷、氧化层固定电荷、界面陷阱电荷、氧化层陷阱等电荷。 11.制备SiO2的方法有溅射法、真空蒸发法、阳极氧化法、热氧化法、热分解淀积法等。 12.常规平面工艺扩散工序中的恒定表面源扩散过程中，杂质在体内满足余误差函数分布。常规平面工艺扩散工序中的有限表 面源扩散过程中，杂质在体内满足高斯分布函数分布。 13.离子注入在衬底中产生的损伤主要有点缺陷、非晶区、非晶层等三种。 14.离子注入系统结构一般包括离子源、磁分析器、加速管、聚焦和扫描系统、靶室等部分。 15.真空蒸发的蒸发源有电阻加热源、电子束加热源、激光加热源、高频感应加热蒸发源等。 16.真空蒸发设备由三大部分组成，分别是真空系统、蒸发系统、基板及加热系统。 17.自持放电的形式有辉光放电、弧光放电、电晕放电、火花放电。 18.离子对物体表面轰击时可能发生的物理过程有反射、产生二次电子、溅射、注入。 19.溅射镀膜方法有直流溅射、射频溅射、偏压溅射、磁控溅射（反应溅射、离子束溅射）等。 20.常用的溅射镀膜气体是氩气（Ar）,射频溅射镀膜的射频频率是13.56MHz。 21.CVD过程中化学反应所需的激活能来源有？热能、等离子体、光能等。 22.根据向衬底输送原子的方式可以把外延分为：气相外延、液相外延、固相外延。 23.硅气相外延的硅源有四氯化硅（SiCl4）、三氯硅烷（SiHCl3）、二氯硅烷（SiH2Cl2）、硅烷（SiH4）等。 24.特大规模集成电路（ULIC）对光刻的基本要求包括高分辨率、高灵敏度的光刻胶、低缺陷、精密的套刻对准、对大尺寸硅片 的加工等五个方面。 25.常规硅集成电路平面制造工艺中光刻工序包括的步骤有涂胶、前烘、曝光、显影、坚膜、腐蚀、 去胶等。 26.光刻中影响甩胶后光刻胶膜厚的因素有溶解度、温度、甩胶时间、转速。 27.控制湿法腐蚀的主要参数有腐蚀液浓度、腐蚀时间、腐蚀液温度、溶液的搅拌方式等。 28.湿法腐蚀Si所用溶液有硝酸-氢氟酸-醋酸（或水）混合液、KOH溶液等，腐蚀SiO2常用的腐蚀剂是HF溶液，腐蚀 Si3N4常用的腐蚀剂是磷酸。 29.湿法腐蚀的特点是选择比高、工艺简单、各向同性、线条宽度难以控制。 30.常规集成电路平面制造工艺主要由光刻、氧化、扩散、刻蚀、离子注入（外延、CVD、PVD）等工 艺手段组成。 31.设计与生产一种最简单的硅双极型PN结隔离结构的集成电路，需要埋层光刻、隔离光刻、基区光刻、发射区光刻、引线区 光刻、反刻铝电极等六次光刻。 32.集成电路中隔离技术有哪些类？ 二、判断题（每小题1.5分，共9分） 1.连续固溶体可以是替位式固溶体，也可以是间隙式固溶体（×） 2.管芯在芯片表面上的位置安排应考虑材料的解理方向，而解理向的确定应根据定向切割硅锭时制作出的定位面为依据。（√） 3.当位错线与滑移矢量垂直时，这样的位错称为刃位错，如果位错线与滑移矢量平行，称为螺位错（√） 4.热氧化过程中是硅向二氧化硅外表面运动，在二氧化硅表面与氧化剂反应生成二氧化硅。（×） 5.热氧化生长的SiO2都是四面体结构，有桥键氧、非桥键氧，桥键氧越多结构越致密，SiO2中有离子键成份，氧空位表现为带正

集成电路课程设计

集成电路课程设计报告 课题：二输入或非门电路与版图设计 专业 电子科学与技术 学生姓名 严 佳 班 级 B 电科121 学号 1210705128 指导教师 高 直 起止日期 2015.11.16-2015.11.29

摘要 集成电路是一种微型电子器件或部件。它是采用一定的工艺，把一个电路中所需的晶体管等有源器件和电阻、电容等无源器件及布线互连在一起，制作在一小块半导体晶片上，封装在一个管壳内，执行特定电路或系统功能的微型结构。在整个集成电路设计过程中，版图设计是其中重要的一环。它是把每个原件的电路表示转换成集合表示，同时，元件间连接的线也被转换成几何连线图形。对于复杂的版图设计，一般把版图设计划分成若干个子版图进行设计，对每个子版图进行合理的规划和布图，子版图之间进行优化连线、合理布局，使其大小和功能都符合要求。 越来越多的电子电路都在使用MOS管，特别是在音响领域更是如此。MOS 管与普通晶体管相比具有输入阻抗高、噪声系数小、热稳定性好、动态范围大等优点，且它是一种压控器件，有与电子管相似的传输特性，因而在集成电路中也得到了广泛的应用。 关键词：CMOS门电路或非门集成电路

绪论 目前，集成电路经历了小规模集成、中规模集成、大规模集成和超大规模集成。单个芯片上已经可以制作包含臣大数量晶体管的、完整的数字系统。在整个集成电路设计过程中，版图设计是其中重要的一环。它是把每个原件的电路表示转换成集合表示，同时，元件间连接的线也被转换成几何连线图形。对于复杂的版图设计，一般把版图设计划分成若干个子版图进行设计，对每个子版图进行合理的规划和布图，子版图之间进行优化连线、合理布局，使其大小和功能都符合要求。版图设计有特定的规则，这些规则是集成电路制造厂家根据自己的工艺特点而制定的。不同的工艺，有不同的设计规则。设计者只有得到了厂家提供的规则以后，才能开始设计。在版图设计过程中，要进行定期的检查，避免错误的积累而导致难以修改。 1.设计要求 （1）学习Multisim软件和L-Edit软件 （2）设计一个基于CMOS的二输入或非门电路。 （3）利用Multisim和L-Edit软件对该电路进行系统设计、电路设计和版图设计，并进行相应的设计、模拟和仿真工作。 2.设计目的 （1）熟悉Multisim软件的使用。 （2）L-Edit软件的使用。 （3）培养自己综合运用所学知识、独立分析和解决实际问题的能力，培养创新意识和创新能力，并获得科学研究的基础训练，加深对集成电路版图设计的了解。 3.设计原理 能够实现B =“或非”逻辑关系的电路均称为“或非门”。二输入或 A L+ 非门有两个输入端A和B以及一个输出端L，只有当A端和B端同时为高电平时输出才为低电平，否则输出都为高电平。在一个或门的输出端连接一个非门就构成了“或非门”，如图1.1所示，逻辑符号如图1.2所示，真值表如图1.3所示。